[发明专利]层叠封装结构及其制作方法

说明书

技术领域

本发明涉及一种半导体封装技术，特别涉及一种层叠封装（package-on-package, POP）结构及其制作方法。

背景技术

随着半导体器件尺寸的不断减小，具有上封装器件及下封装器件的层叠封装结构也逐渐地备受关注。层叠封装结构一般通过层叠制作方法制成。在传统的层叠制作方法中，为了实现高密度集成及小面积安装，通常在下封装器件的电路载板上设置一个凹槽，并将下封装器件的芯片构装于该电路载板的凹槽内。然而，由于芯片体积较小，凹槽具有一定的深度，从而使得下封装器件的封装难度较大，进而使得具有该下封装器的层叠封装结构的封装效率也较低。

发明内容

本发明提供一种封装效率较高的层叠封装结构及其制作方法。

一种层叠封装结构的制作方法，包括步骤：提供一个第一封装器件，所述第一封装器件包括一个第一电路载板及构装在该第一电路载板上的第一半导体芯片，所述第一电路载板开设有一个收容凹槽，所述第一电路载板还具有暴露出的多个第一焊盘，所述多个第一焊盘与收容凹槽位于所述第一电路载板的同一侧，且多个第一焊盘围绕所述收容凹槽，每个第一焊盘的表面均形成有导电膏；在所述第一封装器件的多个第一焊盘一侧设置一个第二封装器件，从而构成一个堆叠结构，所述第二封装器件包括一个第二电路载板及构装在所述第二电路载板上的第二半导体芯片，所述第二电路载板具有暴露出的多个第二焊盘及多个电性连接垫，所述多个第二焊盘与多个第一焊盘一一对应，且每个第二焊盘均靠近与其对应的第一焊盘上的的导电膏，所述多个电性连接垫与多个第二焊盘位于所述第二电路载板的同一侧，所述第二半导体芯片构装于所述多个电性连接垫上，且收容于所述收容凹槽内；以及固化每个第一焊盘上的导电膏，使得每个第二焊盘通过固化的导电膏与与其相应的第一焊盘焊接为一体，从而使得第二封装器件焊接在所述第一电路载板的多个第一焊盘一侧，形成一个层叠封装结构。

一种层叠封装结构，其包括一个第一封装器件及一个第二封装器件。第所述第一封装器件包括一个第一电路载板及构装在该第一电路载板上的第一半导体芯片。所述第一电路载板开设有一个收容凹槽。所述第一电路载板还具有暴露出的多个第一焊盘。所述多个第一焊盘与收容凹槽位于所述第一电路载板的同一侧。每个第一焊盘的表面均形成有导电膏。所述第二封装器件包括一个第二电路载板及构装于所述第二电路载板上的第二半导体芯片。所述第二电路载板具有暴露出的多个第二焊盘及多个电性连接垫。所述多个第二焊盘与多个第一焊盘一一对应，且每个第二焊盘均通过与其对应的第一焊盘上的导电膏与与其对应的第一焊盘连接为一体。所述多个电性连接垫与多个第二焊盘位于所述第二电路载板的同一侧。所述第二半导体芯片构装于所述多个电性连接垫上，且收容于所述收容凹槽内。

采用上述方法形成的层叠封装结构中，由于第二封装器件的第二半导体芯片构装于暴露出的电性连接垫上，且收容于第一封装器件的收容凹槽中，从而不仅减小了构装第二半导体芯片的难度，提高了层叠封装结构的封装效率，而且减小层叠封装结构的高度，缩小层叠封装结构的体积。

附图说明

图1为本技术方案第一实施例提供的覆铜基板的剖面示意图，该覆铜基板包括依次贴合的第一铜箔层、基底层及第二铜箔层。

图2为将图1所示的第一铜箔层制成第一导电线路层，将第二铜箔层制成第二导电线路层后的剖面示意图。

图3为于图2所示的覆铜基板上形成一个收容通孔后所获得的芯层电路基板的剖面示意图。

图4为于图3所示的芯层电路基板的第一导电线路层一侧依次压合一个第一胶片及第一压合基板，芯层电路基板的第二导电线路层一侧压合一个第二压合基板后的剖面示意图，第一压合基板具有第三铜箔层及第一粘结层，第二压合基板具有第四铜箔层及第二粘结层。

图5为将图4所示的第三铜箔层制成第三导电线路层，将第四铜箔层制成第四导电线路层后的剖面示意图。

图6为去除对应于收容通孔的第一粘结层的材料所获得的具有收容凹槽的第一电路载板的剖面示意图。

图7为在图6所示的第一电路载板的远离所述收容凹槽一侧设置第一半导体芯片及第二半导体芯片后的剖面示意图。

图8为在图7所示的第一电路载板的收容凹槽一侧设置导电膏后所获得的第一封装器件的剖面示意图。

图9为在图8所示的第一封装器件的导电膏一侧堆叠一个第二封装器件后所获得的堆叠结构的剖面示意图。

图10为对图9所示的堆叠结构进行回焊处理后所获得的层叠封装结构的剖面示意图。