[发明专利]半导体器件

说明书

技术领域

本发明涉及半导体封装领域，特别涉及一种能提高焊球与柱状电极结合力的半导体器件。

背景技术

芯片级封装（Chip Scale Package，CSP）作为最新一代的芯片封装技术，CSP封装的产品具有体积小、电性能好和热性能好等优点。圆片级CSP（WCSP）作为芯片级封装的一种，是先在圆片上进行封装，并以圆片的形式进行测试，老化筛选，其后再将圆片分割成单一的CSP电路。

公开号为CN1630029A的中国专利中公开了一种圆片级CSP结构的半导体器件，请参考图1，包括：半导体基底11，所述半导体基底11上具有焊盘12；位于所述半导体基底11表面的钝化层14，所述钝化层14具有暴露焊盘12表面的开口；位于部分钝化层14表面以及开口内的再布线层16，再布线层16与焊盘12相连接；位于所述开口外的再布线层16表面的柱状电极17；覆盖所述再布线层16和部分钝化层14表面的绝缘层20，绝缘层20的表面与柱状电极17的表面平齐；位于柱状电极17表面的焊球21。

现有的半导体器件中的焊球容易从柱状电极的表面脱落。

发明内容

本发明解决的问题是提供一种半导体器件，提高焊球与柱状电极之间的结合度。

为解决上述问题，本发明技术方案提供了了一种半导体器件，包括：半导体基底，所述半导体基底具有若干焊盘；位于所述焊盘上的柱状电极，所述柱状电极包括本体和位于所述本体中的凹槽，凹槽的开口与柱状电极的顶部表面重合；位于所述柱状电极上的焊球，所述焊球包括位于柱状电极顶部上的金属凸头和填充满所述凹槽的填充部。

可选的，从凹槽的开口到底部，所述凹槽的宽度逐渐减小。

可选的，所述凹槽的深度为本体高度的0.5%~99.5%。

可选的，所述凹槽的数量为1个，所述凹槽的半径为柱状电极本体半径的1%~99%。

可选的，所述凹槽的数量大于1个，凹槽在本体中独立分布。

可选的，所述凹槽在本体中呈直线分布、矩阵分布、同心圆分布、同心圆环分布、多边形分布、若干射线或者不规则分布。

可选的，所述半导体基底上具有钝化层，所述钝化层中具有第一开口，第一开口暴露出焊盘的全部或部分表面，第一开口的侧壁与柱状电极的外侧侧壁相接触。

可选的，所述钝化层上具有第一绝缘层，第一绝缘层的表面与柱状电极的顶部表面齐平，第一绝缘层覆盖柱状电极的侧壁。

可选的，所述钝化层上具有第一绝缘层，第一绝缘层的表面低于柱状电极的顶部表面，第一绝缘层和柱状电极的外侧侧壁之间具有第一环形刻蚀凹槽，第一环形刻蚀凹槽暴露钝化层的部分表面。

可选的，所述焊球还包括位于柱状电极本体的外侧侧壁上的裙带部，裙带部的上部分与金属凸头连接，裙带部的下部分与柱状电极两侧的部分钝化层相接触，并与第一环形刻蚀凹槽的侧壁相接触，所述裙带部的下部分的宽度大于上部分的宽度，裙带部的下部分的表面低于第一绝缘层的表面或与第一绝缘层的表面平齐。

可选的，所述半导体基底上具有钝化层，所述钝化层具有暴露焊盘全部或部分表面的第一开口，位于部分钝化层上的再布线层，所述再布线层填充满所述第一开口，再布线层作为焊盘的一部分，柱状电极位于第一开口外的再布线层上。

可选的，位于所述钝化层上和再布线层上的第二绝缘层，第二绝缘层的表面与柱状电极的本体顶部表面齐平。

可选的，位于所述钝化层上的第二绝缘层，第二绝缘层的表面低于柱状电极的本体顶部表面，第二绝缘层和柱状电极的本体之间具有第二环形刻蚀凹槽，第二环形刻蚀凹槽暴露再布线层的部分表面。

可选的，所述焊球还包括位于柱状电极本体的外侧侧壁上的裙带部，裙带部的上部分与金属凸头连接，裙带部的下部分与柱状电极两侧的部分再布线层相连接，并与第二环形刻蚀凹槽的侧壁相接触，所述裙带部的下部分的宽度大于上部分的宽度，裙带部的下部分的表面低于第二绝缘层的表面或与第二绝缘层的表面平齐。

可选的，所述焊球与本体之间具有金属阻挡层。

可选的，金属阻挡层的为镍锡的双层结构、镍银的双层结构、镍金的双层结构或镍和锡合金的双层结构。

与现有技术相比，本发明技术方案具有以下优点：