[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

在半导体技术领域中，随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。随着器件尺寸的不断减小，离子注入遮蔽层（IMP block layer）的关键尺寸（critical dimension，CD）和对准精度（overlay tolerance）也在快速地不断缩小，以满足器件尺寸不断减小的需要。

相应地，离子注入遮蔽层（一般为光刻胶）下方的半导体衬底的反射率以及形貌变化给离子注入遮蔽层的关键尺寸带来了越来越严重的影响。如图1所示，在现有的半导体器件制程中，由于在半导体衬底100上的前沟槽隔离（STI）101的形貌特点（侧边具有一定倾角），在通过光刻工艺对光刻胶薄膜进行曝光、显影形成离子注入遮蔽层的过程中，在曝光时往往会有反射光（如图中箭头所示）进入光刻胶薄膜，这些射入光刻胶薄膜的反射光将造成最终得到的图形化的光刻胶102（即离子注入遮蔽层）的尺寸缩小，进而最终影响离子注入遮蔽层的关键尺寸，导致离子注入遮蔽层的关键尺寸往往并不均匀。当半导体技术的工艺节点发展到32nm及以下，上述问题更加明显。

虽然现有技术中针对上述问题，已经存在一些改进方案，比如在用于形成离子注入遮蔽层的光刻胶的下方使用BARC、DBARC（developer-soluble bottom anti-reflective coating）、TARC等，以及应用OPC（Optical Proximity Correction，光学临近矫正）等，然而这些方案均存在一定的问题，比如应用BARC技术存在成本高以及刻蚀加载问题，DBARC技术还不成熟，TARC对改善半导体衬底的CD均匀性并无帮助，而将OPC技术应用于半导体衬底的技术并不成熟并且工艺比较复杂等。

因此，需要提出一种新的半导体器件的制造方法，解决上述的离子注入遮蔽层下方的反射光影响离子注入遮蔽层的关键尺寸的问题，提高半导体器件的性能。

发明内容

针对现有技术的不足，本发明提供了一种半导体器件的制造方法。所述方法包括如下步骤：

步骤S101：提供半导体衬底；

步骤S102：在所述半导体衬底拟进行离子注入的区域与待形成离子注入遮蔽层的区域的交界处形成抗反射层；

步骤S103：利用光刻胶在所述半导体衬底上形成离子注入遮蔽层。

其中，所述抗反射层与所述离子注入遮蔽层的交叠宽度大于等于15nm。

进一步的，所述抗反射层为多晶硅层。

优选的，所述多晶硅层的厚度大于

进一步的，所述多晶硅层为在形成多晶硅栅极时形成的辅助多晶硅图形之一。

进一步的，所述半导体器件为在现有的半导体器件的基础上改进制得；

其中，所述现有的半导体器件包括：有源区、拟进行离子注入的区域、多晶硅栅极、以及与所述多晶硅栅极同层且用相同材料形成的第一辅助多晶硅图形、第二辅助多晶硅图形与第三辅助多晶硅图形；所述第三辅助多晶硅图形靠近所述拟进行离子注入的区域，且与所述拟进行离子注入的区域的间距大于零；

在所述步骤S102中，在所述现有的半导体器件的基础上，向所述有源区的方向扩大所述拟进行离子注入的区域，使所述拟进行离子注入的区域与所述第三辅助多晶硅图形存在交叠。

进一步的，所述半导体器件为在现有的半导体器件的基础上改进制得；

其中，所述现有的半导体器件包括：有源区、拟进行离子注入的区域、多晶硅栅极、以及与所述多晶硅栅极同层且用相同材料形成的第一辅助多晶硅图形、第二辅助多晶硅图形与第三辅助多晶硅图形；所述第三辅助多晶硅图形靠近所述拟进行离子注入的区域，且与所述拟进行离子注入的区域的间距大于零；

在所述步骤S102中，在所述现有的半导体器件的基础上，向拟进行离子注入的区域的方向增大所述第三辅助多晶硅图形的宽度。

进一步的，所述第三辅助多晶硅图形的边缘接近所述拟进行离子注入的区域或者与所述拟进行离子注入的区域存在交叠。

其中，所述第三辅助多晶硅图形的宽度大于等于其他辅助多晶硅图形的宽度。

优选的，所述第三辅助多晶硅图形的宽度为其他辅助多晶硅图形宽度的2~5倍。

其中，所述抗反射层为条状。

进一步的，所述步骤S103包括：

步骤S1031：在所述半导体衬底上涂布一层光刻胶薄膜；