[发明专利]双应力薄膜的制造方法以及半导体器件

说明书

技术领域

本发明涉及集成电路制造领域，特别涉及一种双应力薄膜的制造方法以及半导体器件。

背景技术

随着CMOS半导体器件工艺的发展以及按比例尺寸缩小，应力工程在半导体工艺和器件性能方面起到越来越大的作用；CMOS器件中引入应力，主要是为了提高器件载流子迁移率，在CMOS器件沟道方向（longitudinal）上张应力对NMOS电子迁移率有益，而压应力对PMOS空穴迁移率有益，在沟道宽度方向（transverse）上的张应力对NMOS和PMOS器件的载流子迁移率均有益，而在垂直沟道平面方向（out-of-plane）的压应力对NMOS器件电子迁移率有益，张应力则对PMOS器件空穴迁移率有益。

应力记忆效应（SMT，Stress memorization technique）是一种CMOS工艺中引入应力的方法，通常其工艺流程为：在器件源/漏注入之后，沉积一层氮化硅薄膜保护层（cap layer），紧接着进行源/漏退火，在源/漏退火过程中，会产生氮化硅薄膜保护层、多晶硅栅以及侧墙之间的热应力和内应力效应，这些应力会被记忆在多晶硅栅之中，在多晶硅中沿垂直沟道平面方向（out-of-plane）会产生张应力，而沟道方向（longitudinal）会产生压应力；在接下来的工艺中，氮化硅薄膜保护层被刻蚀掉，但记忆在多晶硅栅中的应力，仍然会传导到CMOS半导体器件的沟道之中，传导到沟道中的应力为垂直沟道平面方向（out-of-plane）的压应力以及沟道方向（longitudinal）上的张应力，由上述应力对CMOS器件载流子迁移率的影响可以得出，这样的应力效果对提高NMOS器件电子迁移率有益，可提高NMOS器件性能。

应变硅技术（Stain silicon）集成工艺在45纳米节点开始已经得到大范围的应用。特别对于金属前介质沉积工艺段内（PMD loop），双应力薄膜（Dual Stress Liner）成为必选项，用来提高器件速度。目前业界选择氮化硅薄膜作为双应力薄膜，但是氮化硅薄膜介电常数较高（一般为7.0左右）,越来越不能满足一些先进器件对电阻电容延迟（RC delay）的要求，即，满足不了器件速度的要求；而且就目前工艺集成来说，不同应力薄膜的交叠区域处理是一个难点，很容易因为交叠区域而造成良率的损失。因此，急需找到一种不会降低器件速度的低介电常数薄膜作为双应力薄膜，并且和现有工艺兼容，并且不产生工艺缺陷的工艺方法。目前对于交叠的问题，主要通过干法刻蚀工艺的调整或者在版图设计时候加以考虑，以尽量减少对良率的影响，但是增加了工艺控制的难度。并且上述方法都不能彻底有效地解决问题。

此外，由于碳化硅沉积过程中通常都使用了NH₃等含氮的反应气体，因此碳化硅薄膜中不可避免的存在氮元素（游离氮），游离氮溢出与光阻层发生反应，使所述光阻层氮中毒，进而影响后续工艺的顺利进行。

发明内容

本发明提供一种双应力薄膜的制造方法，减少了碳化硅薄膜中的氮的含量，避免后续光刻工艺中光阻失效而导致曝光效率的下降，从而影响最终应力目标值和均匀性的风险，并可避免传统双应力薄膜(Dual Stress Liner)工艺存在的交叠区域问题，从而解决因为交叠区域而造成良率损失的问题，工艺简单易实施。

为解决上述技术问题，本发明提供一种双应力薄膜的制造方法，包括：

提供一具有第一区域和第二区域的衬底；

采用含氮气体沉积碳化硅薄膜，并采用碳氢化合物对所述碳化硅薄膜进行等离子体处理，重复上述沉积碳化硅薄膜和等离子体处理步骤，直至形成目标厚度的碳化硅薄膜，所述碳化硅薄膜为压应力薄膜；

在所述第一区域的碳化硅薄膜上覆盖光阻层；

利用UV光照射所述第二区域的碳化硅薄膜，使所述第二区域的碳化硅薄膜转变为拉应力薄膜；

去除所述第一区域的碳化硅薄膜上的光阻层。

可选的，在所述的双应力薄膜的制造方法中，所述碳化硅薄膜的厚度在100~1000埃之间。

可选的，在所述的双应力薄膜的制造方法中，利用UV光照射所述第二区域的碳化硅薄膜前，所述碳化硅薄膜的压应力在300~400MPa之间。

可选的，在所述的双应力薄膜的制造方法中，利用UV光照射所述第二区域的碳化硅薄膜后，所述第二区域的碳化硅薄膜的拉应力在600~800MPa之间。

可选的，在所述的双应力薄膜的制造方法中，去除所述第一区域的碳化硅薄膜上的光阻层之后，还包括：

在所述第二区域的碳化硅薄膜上覆盖光阻层；