[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请要求于2012年4月19日提交至韩国专利局的韩国申请No.10-2012-0040701的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及一种半导体器件及其制造方法，尤其涉及一种具有气隙的半导体器件及其制造方法。

背景技术

最近，随着半导体器件的集成度的提高，半导体器件的缺陷率增大。将参照图1A至1D详细描述相关技术的问题。

图1A至1D为横截面图，示出根据相关技术的制造NAND快闪存储器件的存储器单元的方法。图1A至1D为沿栅极线截取的NAND快闪存储器件的存储器单元的横截面图。

参照图1A，半导体层101包括形成有沟槽109的隔离区，并且有源区A由沟槽109隔开。隧道绝缘层103和用于浮置栅的第一导电膜105a层叠在各个有源区A上。可以仅在使要形成沟槽109的区域开放的隔离掩模107之下保留隧道绝缘层103和第一导电膜105a。

随着集成度的增大，有源区A的宽度和沟槽109的宽度减小。因此，具有高集成度的半导体器件的有源区A和沟槽109可以具有极窄的宽度。

参照图1B，在整个结构上形成足够数量的隔离层111a，从而填充沟槽109。此处，若具有窄宽度的沟槽109的内部没有完全以隔离层111a填充，则可以在沟槽109内的隔离层111a中产生气隙113。此处，当形成气隙113时，各个沟槽109中的气隙113的位置和尺寸可能是不规则的，而不是一致的。

参照图1C，隔离层111a被平坦化，直到暴露出隔离掩模107，并且随后将隔离掩模107去除。随后，通过刻蚀工艺降低隔离层111a的高度，从而暴露第一导电膜105a的上侧壁。因此，形成具有目标高度的隔离层111b。在所执行的用于将隔离层111b的高度调整为目标高度的刻蚀工艺中，可以暴露气隙113。

参照图1D，在包括隔离层111b的整个结构的表面形成电介质膜121，并且在电介质膜121上形成用于控制栅的第二导电膜123。形成第二导电膜123以覆盖第一导电膜105a之间的空间（如图1C所示）。其后，通过使用栅极掩模125作为刻蚀阻挡的刻蚀工艺刻蚀第二导电膜123、电介质膜121和第一导电膜105a。因此，将第二导电膜123在与有源区A或隔离层111b交叉的方向上图案化成栅极线。保留第一导电膜105b作为处于栅极线和有源区A交叉点处的浮置栅。

在上文中，在形成电介质膜121和第二导电膜123时，若暴露气隙113，则可以用电介质膜121和第二导电膜123填充气隙113的内部。因此，在形成栅极线的刻蚀过程中，可不去除气隙113内的第二导电膜123，并且可将栅极线连接，而不是分离以导致故障。

此外，若没有气隙113，则有源区A与浮置栅105b之间的空间以及有源区A与作为栅极线的第二导电膜123之间的空间可能被隔离层111b填充。在此情况下，有源区A与浮置栅105b之间的第一电容以及有源区A与相邻的存储器单元的栅极线之间的第二电容由隔离层111b的电容率（permittivity，介电常数）来确定。随着集成度的提高，取决于隔离层111b的电容率的第一和第二电容增大。因此，由于有源区A与浮置栅105b之间的干扰以及有源区A与栅极线之间的干扰，故障率可能升高。

发明内容

本发明的例示性实施例涉及具有低缺陷率和低故障率的半导体器件及其制造方法。

根据本发明例示性实施例的半导体器件包括：包括由多个沟槽隔开的多个有源区的衬底；形成于所述有源区上方的多个隧道绝缘层图案；形成于所述隧道绝缘膜图案上方的多个导电膜图案；形成于所述沟槽的侧壁和底面上的多个第一隔离层；以及形成于所述导电膜图案之间的多个第二隔离层。

根据本发明例示性实施例的半导体器件包括：包括由多个沟槽隔开的多个有源区的衬底；形成于所述有源区上方的多个导电膜图案；以及形成于所述有源区和所述导电膜图案之间的多个隧道绝缘层图案，并且所述多个隧道绝缘层图案具有比所述导电膜图案和所述有源区的侧壁进一步突出的侧壁。

根据本发明例示性实施例的制造半导体器件的方法包括：在包括交替布置的多个第一区和第二区的衬底上层叠隧道绝缘层和第一导电膜；刻蚀所述第一导电膜、所述隧道绝缘层和所述衬底的第二区以在所述第一区上形成隧道绝缘膜图案和第一导电膜图案并且在所述第二区中形成沟槽；以及，在所述第一导电膜图案之间并且在所述沟槽的表面上形成隔离结构以在所述沟槽内以及在所述隧道绝缘膜图案之间形成气隙。

附图说明