[发明专利]一种阵列基板及其制作方法无效

专利信息
申请号: 201210458984.9 申请日: 2012-11-14
公开(公告)号: CN102945827A 公开(公告)日: 2013-02-27
发明(设计)人: 张弥 申请(专利权)人: 京东方科技集团股份有限公司
主分类号: H01L21/77 分类号: H01L21/77;H01L27/12;G02F1/1362;G02F1/1368
代理公司: 北京天昊联合知识产权代理有限公司 11112 代理人: 罗建民;陈源
地址: 100015 *** 国省代码: 北京;11
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摘要:
搜索关键词: 一种 阵列 及其 制作方法
【说明书】:

技术领域

发明属于显示技术领域,具体涉及一种阵列基板及其制作方法。

背景技术

在平板显示装置中,薄膜晶体管液晶显示器(Thin FilmTransistor Liquid Crystal Display,简称TFT-LCD)具有体积小、功耗低、制造成本相对较低和无辐射等特点,在当前的平板显示器市场占据了主导地位。

目前,TFT-LCD的显示模式主要有TN(Twisted Nematic,扭曲向列)模式、VA(Vertical Alignment,垂直取向)模式、IPS(In-Plane-Switching,平面方向转换)模式和AD-SDS(ADvancedSuper Dimension Switch,高级超维场转换技术,简称ADS)模式等。

其中,ADS模式的液晶显示器主要是通过同一平面内狭缝电极边缘所产生的电场以及狭缝电极层与板状电极层间产生的电场形成多维电场,使液晶盒内狭缝电极间、电极正上方所有取向液晶分子都能够产生旋转,从而提高了液晶工作效率并增大了透光效率。高级超维场转换技术可以提高TFT-LCD产品的画面品质,具有高分辨率、高透过率、低功耗、宽视角、高开口率、低色差、无挤压水波纹(push Mura)等优点。

但ADS型显示装置大多采用6次构图工艺制作,工艺步骤较多,显示装置的制作成本较高。

发明内容

本发明要解决的技术问题就是针对现有技术中存在的上述缺陷,提供一种阵列基板及其制作方法。

本发明提供一种阵列基板制作方法,包括:

步骤S1,在所述基板上形成栅金属薄膜、绝缘薄膜以及半导体薄膜,通过第一次构图工艺形成包括栅线、栅极、栅极绝缘层和半导体层的图形;

步骤S2,在完成步骤S1的基板上依次形成透明导电薄膜和金属薄膜,通过第二次构图工艺形成包括数据线、源极、漏极和公共电极的图形;

步骤S3,在完成步骤S2的基板上形成绝缘层,通过第三次构图形成包括工艺在所述漏极位置的绝缘层过孔图形;

步骤S4,在完成步骤S3的基板上形成像素电极层,通过第四次构图工艺形成包括狭缝结构的像素电极图形。

优选地,所述步骤2通过第二次构图工艺还形成包括公共电极引线的图形;所述公共电极引线用于电性连接由栅线与数据线所限定的相邻的两个像素区域的公共电极。

优选地,在所述第一次构图工艺中,采用半色调或灰色调掩膜板通过半曝光工艺形成包括栅线、栅极、栅极绝缘层和半导体层的图形。

优选地,所述半导体层的图形位于所述栅线的上方。

优选地,在所述第二次构图工艺中,保留所述公共电极引线的图形上方的金属薄膜图形,所述公共电极引线的图形与金属薄膜图形具有相同形状。

优选地,所述栅金属薄膜采用钼、铝、铝镍合金、钼钨合金、铬、铜或其组合制作,所述栅金属薄膜的厚度为

和/或,所述栅极绝缘薄膜采用氮化硅、氧化硅或氮氧化硅材料制作,所述栅极绝缘薄膜的厚度为

和/或,所述半导体薄膜的厚度为

和/或,所述透明导电薄膜为ITO薄膜或IZO薄膜;所述透明导电薄膜的厚度为

和/或,所述金属薄膜的材料为钼、铝、铝镍合金、钼钨合金、铬或铜,所述金属薄膜的厚度为

和/或,所述绝缘层采用氮化硅或二氧化硅制作;

和/或,所述像素电极层采用ITO薄膜或IZO薄膜,所述像素电极层的厚度为

本发明还提供一种阵列基板,包括基板、栅线、数据线和薄膜晶体管,在所述栅线和所述数据线限定的像素区域内设有包括公共电极、像素电极和薄膜晶体管,所述像素电极与所述公共电极相对,并在所述像素电极和所述公共电极之间设有绝缘层,所述薄膜晶体管包括栅极、栅极绝缘层、半导体层、源极和漏极,所述源极和漏极下方包括具有与所述源极、漏极相同形状的透明导电薄膜图形。

优选地,进一步包括公共电极引线,所述公共电极引线用于电性连接栅线与数据线所限定区域内的相邻的两个像素区域的公共电极。

优选地,所述半导体层位于所述栅线上方。

优选地,所述公共电极引线上方具有与所述公共电极引线相同形状的金属薄膜图形。

本发明具有以下有益效果:

本发明提供的阵列基板制作方法仅通过四次构图工艺即可形成阵列基板,减少了阵列基板的制作步骤,从而降低了阵列基板的制作成本。

本发明提供的阵列基板由于仅通过四次构图工艺形成,降低了阵列基板的成本。

附图说明

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