[发明专利]半导体存储器件、存储系统及其制造方法

说明书

相关申请的交叉引用

本申请要求于2012年6月13日提交的韩国专利申请第10-2012-0063218号的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及半导体存储器件、包括所述半导体存储器件的存储系统、以及制造所述半导体存储器件的方法；更具体而言，涉及包括导线的半导体存储器件、包括所述半导体存储器件的存储系统、以及制造所述半导体存储器件的方法。

背景技术

半导体存储器件包括用于将电压施加给存储器单元的导线。作为一种半导体存储器件的NAND快闪存储器件包括由导电材料形成的位线。位线与存储串连接。存储串包括串联连接的存储器单元。位线位于形成在存储串上以覆盖存储串的电介质层上。位线通过接触插塞与存储串连接，所述接触插塞通过穿通电介质层而直接连接到存储串的漏极区。因此，保证位线与接触插塞之间的重叠裕量是重要的。

可以提供利用刻蚀停止层的技术以保证重叠裕量。然而，由于刻蚀停止层一般是由具有高介电常数的材料制成的，因此该技术可能会增加位线之间的寄生电容，由此导致电阻-电容（RC）延迟。

发明内容

本发明的示例性实施例提供一种即使在使用刻蚀停止层的情况下也能够减小寄生电容的半导体存储器件、一种使用所述半导体存储器件的存储系统、以及一种制造所述半导体存储器件的方法。

根据本发明的一个实施例的半导体存储器件可以包括：第一电介质层，所述第一电介质层位于包括接触区和非接触区的半导体衬底上；刻蚀停止层图案，所述刻蚀停止层图案被配置为暴露非接触区中的第一电介质层以及覆盖接触区中的第一电介质层；接触孔，所述接触孔穿过刻蚀停止层图案和第一电介质层而延伸至接触区中的半导体衬底；接触插塞，所述接触插塞位于接触孔中；以及导线，所述导线连接至接触插塞。

根据本发明的另一个实施例的半导体存储器件可以包括：第一垂直沟道层和第二垂直沟道层，所述第一垂直沟道层和所述第二垂直沟道层从衬底突出；第一电介质层和第一导线，所述第一电介质层和所述第一导线在包围第一垂直沟道层和第二垂直沟道层的情况下交替地堆叠；第二电介质层，所述第二电介质层在覆盖第一电介质层和第一导线的情况下设置在第一垂直沟道层和第二垂直沟道层上；刻蚀停止层图案，所述刻蚀停止层图案被配置为暴露所述第二垂直沟道层上的第二电介质层；接触孔，所述接触孔穿过刻蚀停止层图案和第二电介质层而延伸至第一垂直沟道层；接触插塞，所述接触插塞设置在接触孔中；以及第二导线，所述第二导线与接触插塞连接。

根据本发明的另一个实施例的存储系统可以包括：半导体存储器件，所述半导体存储器件被配置为包括：第一电介质层，所述第一电介质层设置在具有接触区和非接触区的半导体衬底上；刻蚀停止层图案，所述刻蚀停止层图案用于暴露非接触区中的第一电介质层以及覆盖接触区中的第一电介质层；接触孔，所述接触孔穿过刻蚀停止层图案和第一电介质层而延伸至半导体衬底的接触区；接触插塞，所述接触插塞设置在接触孔中；以及导线，所述导线连接至接触插塞；以及存储器控制器，所述存储器控制器被配置为控制半导体存储器件。

根据本发明的另一个实施例的存储系统可以包括半导体存储器件，该半导体存储器件配置为包括：第一垂直沟道层和第二垂直沟道层，所述第一垂直沟道层和所述第二垂直沟道层从衬底突出；第一电介质层和第一导线，所述第一电介质层和所述第一导线在包围第一垂直沟道层和第二垂直沟道层的情况下交替地堆叠；第二电介质层，所述第二电介质层在覆盖第一电介质层和第一导线的情况下设置在第一垂直沟道层和第二垂直沟道层上；刻蚀停止层图案，所述刻蚀停止层图案被配置为暴露第二垂直沟道层上的第二电介质层；接触孔，所述接触孔穿过刻蚀停止层图案和第二电介质层而延伸至第一垂直沟道层；接触插塞，所述接触插塞在接触孔中；以及第二导线，所述第二导线与接触插塞连接；以及存储器控制器，所述存储器控制器被配置为控制半导体存储器件。

附图说明

通过以下结合附图所考虑的详细描述，本发明的上述及其他特征和优点将变得明显，在附图中：

图1是说明根据本发明的第一实施例的半导体存储器件的示图；

图2A至图2E是说明根据本发明的第二实施例的制造半导体存储器件的方法的截面图；

图3是说明根据本发明的第三实施例的半导体存储器件的示图；

图4A至图4C是说明根据本发明的第四实施例的半导体存储器件的示图；以及

图5是示意性地说明根据本发明的一个实施例的存储系统的框图。

具体实施方式