[发明专利]高速时钟数据恢复电路中的时钟相位判断电路和判断方法

说明书

技术领域

本发明属于电路设计和数据传输技术领域，尤其涉及一种高速串行接口接收端的时钟数据恢复电路中的时钟相位判断电路和判断方法。

背景技术

一个典型的高速串行接口包含三个部分：发送端、信道和接收端。发送端利用高速时钟采样原理将并行数据逐个送到传输介质上，实现并串转换。接收端需要从接收数据中提取时钟及数据信号，并利用串并转换电路再将数据从串行转换为并行。完成恢复时钟及数据功能的电路即为时钟数据恢复电路，它的目的是尽可能地减少信道干扰的影响使得接收端能够准确无误地恢复出发送端发送过来的数据。因此，在高速串行接口的接收端中，时钟数据恢复电路必不可少。

一个闭环的时钟数据恢复电路需要动态地调整采样时钟的相位，最终使得采样时钟接近接收数据的眼图中心，这就需要实时地获取当前采样时钟的相位超前或滞后信息，以便提供给数字单元进行处理。目前，通常获取采样时钟超前或滞后信息的方法是利用鉴相器（PD：Phase Detector）对接收数据的数据信息和边沿信息分别采样，之后经过数字单元处理，得出所需超前或滞后信息。但是一方面，当高速串口的工作频率很高，尤其是工作在数GHz甚至更高的频率时，数字单元的设计变得十分困难；另一方面，由于工作当中，我们一般需要一个小带宽的时钟数据恢复环路，而这种方法对减小环路带宽没有帮助。

发明内容

本发明的目的在于，提出一种高速时钟数据恢复电路中的时钟相位判断电路和判断方法，判断采样时钟需要前移还是后移，解决现有的获取采样时钟相位信息电路设计难度高、时钟数据恢复电路带宽大等问题。

本发明先将n路高速信号解复用（Demux）成2n路相对低速的信号，之后输入时钟相位判断电路。时钟相位判断电路的鉴相器分别对这2n路信号处理，判断出相应的early/late信息；时钟相位判断电路的投票单元将这2n组early/late信息进行投票，得出综合的early/late信息。当2n组early/late信息中early比late多，则最终的输出为early信号，early比late少，则最终的输出为late信号，early和late一样多，则最终的输出为hold信号。输出early信号表示采样时钟需要前移，输出late信号表示采样时钟需要后移，输出hold信号表示采样时钟不变。其中n为大于1的整数。优选地，n=2，则2n=4。

优选地：

时钟相位判断电路的工作原理如下：每个鉴相器会输入时域上先后相邻的两个数据信息和它们之间的边沿信息，通过这三者的关系判断出超前/滞后关系，输出early/late信号。当两个数据信息不同时，如果边沿信息与它后面的数据信息相同，说明采样时钟应该前移，鉴相器输出early信号；如果边沿信息与它前面的数据信息相同，说明采样时钟应该后移，鉴相器输出late信号；当两个数据信息相同时，无法判断超前/滞后关系，鉴相器输出hold信号。

投票单元进而对输入该电路的early和late信号进行统计，输出综合的early/late信号。第一投票单元和第二投票单元分别对前两个鉴相器和后两个鉴相器进行统计，如果两个鉴相器的输出中early比late多，则输出early信号；如果late比early多，则输出late信号；如果early和late一样多，则输出hold信号，另外还产生一个进位信号，当两个鉴相器的输出均为early或均为late时，进位信号为1；反之为0。第三投票单元对第一投票单元和第二投票单元进行统计，优先判断两个投票单元的进位信号，当进位信号不同时，直接将进位信号为1的投票单元输出作为最终的输出结果；当进位信号相同时，第三投票单元与前两个投票单元的功能类似，如果两个投票单元的输出中early比late多，则最终的输出为early信号；如果late比early多，则输出late信号；如果early和late一样多，则输出hold信号。

本发明最终达到的目的是统计连续四组数据信息和边沿信息的超前/滞后关系，得出综合的early/late信号。当第一鉴相器、第二鉴相器、第三鉴相器、第四鉴相器的四组输出中，early比late多，则最终的输出为early信号，early比late少，则最终的输出为late信号，early和late一样多，则最终的输出为hold信号。