[发明专利]绝缘隐埋层中有带电区的衬底

说明书

本申请是申请号为200880127888.8，申请日为2008年3月13日，发明名称为“绝缘隐埋层中有带电区的衬底”的中国专利申请的分案申请。

技术领域

本发明涉及一种包括基底晶片、绝缘层和半导体顶层的衬底，该衬底可用于电子器件，特别是存储器。

背景技术

DRAM存储器典型由一个晶体管和一个电容器构成（1T1C）。晶体管用作通路，电容器用于电荷存储。电容器可以是沟槽配置或是叠层电容器。一种新型的DRAM存储器可以仅包括一个晶体管，而不需要电容器，因此被称作无电容DRAM、1T或1T-RAM。这种类型的存储器通常是基于绝缘体上半导体（SeOI）型衬底，晶体管通过其浮体性能既充当瞬时控制器件又充当电荷存储器件。这种类型的实例为“浮体单元”（FBC）或“零电容RAM”（zRAM），尽管存在其他的变形。

图1显示了典型的1T存储器。

SeOI衬底从底部到顶部包括基底晶片10、绝缘层20以及也被称为“有用层”的半导体顶层30。

存储器器件由形成在半导体有用层30上的晶体管制成。在有用层30中制备源极S和漏极D，而在有用层30上的绝缘层上沉积栅极G。

对于诸如FBC之类的需要反向偏置的特定类型的1T存储器而言，电极E也安装在衬底的后侧，即安装在基底晶片上。

在1T存储器的工作过程中，电荷（空穴）通过碰撞电离从漏极区附近的沟道注入到晶体管体中。这些正电荷的存在使晶体管的Vt向低压方向漂移，并改变电流-电压特性。该漂移用于检测或“读取”单元的“1”或“0”的状态。

1T存储器为易失性存储器，执行周期性的刷新以向晶体管回存电荷，因此恢复编程状态。电荷主要通过各种泄露机制损失，电荷损失的速度决定了存储器单元的保持时间。如果该时间很短，则需要大量的刷新，导致高功耗和低输出。因此迫切需要尽量延长单元的保持时间，即晶体管中的电荷保持能力。为此目的，可使用后电极E来施加负电压，以便尽可能久地将电荷保持在晶体管体中，例如，靠近1T设计中的后界面。

但是，后电极的安装需要额外的处理和复杂的电路，这会导致其价格昂贵。

因此需要可以以较低成本增加1T存储器的保持时间的SeOI型衬底。

发明内容

本发明的第一个目的是提供一种连续包括基底晶片、绝缘层和半导体顶层的衬底，其特征在于，所述绝缘层包括电荷密度的绝对值在10¹⁰电荷/cm²以上的至少一个区域。

“区域”在这里表示整个绝缘层本身、构成绝缘层的一部分的层、或者嵌入绝缘层中的离散的岛。

根据本发明的第一实施例，所述绝缘层由选自二氧化硅、氮化硅或高k材料的材料制成。

根据第二实施例，所述绝缘层包括两个扩散阻挡层之间的电荷限制层，其中所述电荷限制层的电荷密度的绝对值在10¹⁰电荷/cm²以上。优选地，所述电荷限制层由氮化硅制成，所述扩散阻挡层由二氧化硅制成。或者，所述电荷限制层由二氧化硅制成，所述扩散阻挡层由氮化硅制成。

根据本发明的第三实施例，所述绝缘层包括电荷俘获岛，其中所述电荷俘获岛的总的电荷密度的绝对值不低于10¹⁰电荷/cm²。所述绝缘层有利地由二氧化硅制成，所述电荷俘获岛由硅制成。

优选地，绝缘层中所包括的电荷的至少一部分由离子来提供。第一种可能是，电荷密度为负，离子选自氟离子或氯离子。第二种可能是，电荷密度为正，离子选自硼离子或磷离子。

本发明的第二个目的是提供一种包括1TRAM存储器的半导体结构，所述1TRAM存储器包括绝缘体层上的浮体区域，其中所述绝缘层包括电荷密度的绝对值在10¹⁰电荷/cm²以上的区域。

本发明的第三个目的涉及一种用于制造连续包括基底晶片、绝缘层和半导体顶层的衬底的过程，其特征在于，包括对所述绝缘层的至少一个区域充电以使所述区域的电荷密度的绝对值在10¹⁰电荷/cm²以上的充电步骤。

根据该过程的第一实施例，所述充电步骤包括对所述绝缘层进行掺杂。

根据另一实施例，所述充电步骤包括通过半导体顶层在所述绝缘层中注入离子。

或者，该过程包括下列步骤：

-在所述基底晶片或施主晶片上形成所述绝缘层，

-键合所述基底晶片和所述施主晶片，使所述绝缘层位于界面处，

以及在键合步骤之前执行所述充电步骤。