[发明专利]一种基于FPGA的纳秒级数字可编程延时电路

说明书

技术领域

本发明属于一种延时电路，特别是一种基于FPGA的纳秒级数字可编程延时电路。

背景技术

延时电路由于可对输入信号进行延时，因此广泛应用于时钟调相、并行信号时序校准及目标回波模拟中。延时电路可调整时钟的相位，使时钟信号与被采样信号满足采样相位关系，同样可对并行信号进行调整，以校准并行信号传输过程中的相位偏差。在目标回波模拟器中，延时电路可应用于模拟动目标的连续回波。

目前的延时电路主要分为模拟延时电路与数字延时电路，模拟延时电路由于利用模拟器件产生延时，具有延时时间尺度大、延时时间固定以及延时精度差等缺点，从而限制了它的应用。数字延时电路具有延时精度高、时间可编程等优点，但是目前只能用专用芯片来实现，然而专用可编程延时芯片一般价格比较昂贵，且有较多的引脚，给电路设计带来极大的不便。

发明内容

本发明的目的在于提供一种数字延时电路，这种电路能够实现可编程纳秒级精确延时，适用于数字电路中的各种延时需求。

实现本发明目的的技术解决方案为：一种基于FPGA的纳秒级数字可编程延时电路，由可编程延时单元级联而成；可编程延时单元由二选一选择器和纵向延时单元构成；纵向延时单元由不同个数的基本延时单元级联构成；二选一选择器的一个选择输入端接纵向延时单元的输出端，另一个选择输入端与纵向延时单元的输入端相连，直接作为可编程延时单元的输入端；采用布局布线约束技术将二选一选择器固定在FPGA内部横向相邻的查找表单元中，将不同的基本延时单元分别固定在FPGA内部纵向相邻的查找表单元中，使延时精度可控。

二选一选择器由FPGA的查找表实现，从而实现系统延时时间最小。

基本延时单元由FPGA的查找表实现，可实现纳秒级精确延时。

将延时电路进行拓展，增加可编程延时单元的个数，即增加纵向延时单元的个数，并同比例增加二选一选择器，可实现任意时间延时电路。

本发明与现有技术相比，其显著优点：（1）本发明应用于数字电路中，可实现纳秒级的可编程延时，且延时时间可控，具有延时精度高、时间可编程等优点。（2）本发明可进行拓展，拓展后的延时电路可实现任意时间延时电路，能够满足各种延时需求，具有较高的适用性和通用性。

附图说明

图1是延时电路的总体结构。

图2是二选一选择器。

图3是基本延时单元。

图4是纵向延时单元。

图5是延时电路拓展结构图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明确，以下参照附图对本发明进一步详细说明。

本发明基于FPGA的纳秒级数字可编程延时电路，由可编程延时单元级联而成；可编程延时单元由二选一选择器和纵向延时单元组成，具体结构如图1所示。图1所示的延时电路能够实现0~99ns的任意延时；根据用户需求，将延时电路进行拓展，可实现任意时间延时电路，本发明以图1所示电路为例，说明发明的具体实施方式。其中信号通过可编程延时单元结构中二选一选择器所产生的延时为本发明电路的系统延时。下面对各部分结构进行详细介绍：

可编程延时单元，如图1所示，由8个二选一选择器级联而成。信号依次通过每个二选一选择器，并由二选一选择器决定是否延时。

二选一选择器，如图2所示，由FPGA内部的查找表实现，对其编程使A1、A2端为信号输入端，分别连接经过延时与未经过延时的信号，A3端为信号选择控制端，可选择从A1或A2输入的信号，信号经过查找表后从O端输出。

基本延时单元，如图3所示，由FPGA内部的查找表实现，对其编程使A0、A1、A2端输入为0，信号从A3端输入，经过查找表后延时，从O端输出。信号经过查找表后延时最小延时时间，不同型号的FPGA芯片，最小延时时间略有差异。

纵向延时单元，如图4所示，由n个基本延时单元级联构成。信号从input端输入可选择延时单元，从output端输出，每经过一个基本延时单元就会延时最小延时时间，连续通过n个基本延时单元就会延时n个最小延时时间。通过对n值的选择分别实现1ns、2ns、2ns、4ns、10ns、20ns、20ns、40ns的延时，信号通过1ns的延时单元后就会延时1ns；同理通过其他延时单元后，就会延时对应的时间。

通过布局布线技术，将二选一选择器固定在FPGA内部横向相邻的查找表单元中，将不同的延时单元分别固定在FPGA内部纵向相邻的查找表单元中，使延时精度可控。