[发明专利]一种视频多画面合成方法、装置和系统

权利要求书

1.一种视频多画面合成方法，其特征在于，所述方法包括：

视频处理现场可编程门阵列(FPGA)通过高速串行总线，接收解码模块发来的多路视频和各自对应的地址，各路视频的地址为解码模块按照多画面布局的要求确定的；

将收到的多路视频进行缩放，缩放后的各路视频的大小分别与多画面中相应子画面的大小相同；

缓存缩放后的各路视频，并分别对缓存的各路视频对应的地址进行修正；

根据修正后的地址将缩放后的各路视频分别存进相应的内存空间。

2.根据权利要求1所述的方法，其特征在于，所述将收到的多路视频进行缩放之前，所述方法还包括：

将解码模块通过高速串行总线发来的数据进行解串处理，解析出有效数据，并对所述有效数据进行并行处理，得到并行数据。

3.根据权利要求1所述的方法，其特征在于，所述将收到的多路视频进行缩放，为：

根据对图像质量的要求选择临近域插值算法、双线性内插算法或多相位插值算法，将收到的多路视频进行缩放。

4.根据权利要求1所述的方法，其特征在于，所述根据修正后的地址将各路视频分别存进相应的内存空间之前，所述方法还包括：

通过轮询(round-robin)机制从缓存的多路视频中依次选取要存进内存空间的视频；

相应的，所述将各路视频分别存进相应的内存空间，为：

将选取的视频依次存进相应的内存空间。

5.一种视频处理现场可编程门阵列(FPGA)，其特征在于，所述视频处理FPGA包括：

高速串行总线控制器，用于通过高速串行总线，接收解码模块发来的多路视频和各自对应的地址，各路视频的地址为解码模块按照多画面布局的要求确定的；

缩放模块，用于将高速串行总线控制器收到的多路视频进行缩放，缩放后的各路视频的大小分别与多画面中相应子画面的大小相同；

帧缓存模块，用于缓存缩放后的各路视频，并分别对缓存的各路视频对应的地址进行修正；

内存控制器，用于根据帧缓存模块修正后的地址将缩放后的各路视频分别存进相应的内存空间。

6.根据权利要求5所述的视频处理FPGA，其特征在于，所述高速串行总线控制器，还用于将解码模块通过高速串行总线发来的数据进行解串处理，解析出有效数据，并对所述有效数据进行并行处理，得到并行数据。

7.根据权利要求5所述的视频处理FPGA，其特征在于，所述缩放模块，具有用于根据对图像质量的要求选择临近域插值算法、双线性内插算法或多相位插值算法，将收到的多路视频进行缩放。

8.根据权利要求5所述的视频处理FPGA，其特征在于，所述视频处理FPGA还包括：仲裁模块；

所述仲裁模块，用于通过轮询(round-robin)机制从所述帧缓存模块缓存的多路视频中依次选取要存进内存空间的视频；

相应的，所述内存控制器，具体用于将所述仲裁模块选取的视频依次存进相应的内存空间。

9.根据权利要求8所述的视频处理FPGA，其特征在于，所述帧缓存模块由一个one-hot状态机构成，每个状态对应一帧数据。

10.一种解码模块，其特征在于，所述解码模块包括：

地址确定单元，用于按照多画面布局的要求，确定解码后的多路视频各自对应的地址；

发送单元，用于将解码后的多路视频和确定的多路视频各自对应的地址，通过高速串行总线发给视频处理现场可编程门阵列(FPGA)。

11.一种视频多画面合成系统，其特征在于，所述系统包括：解码模块和视频处理现场可编程门阵列(FPGA)，其中，

所述解码模块，用于按照多画面布局的要求，确定自身解码的多路视频各自对应的地址，并将解码得到的多路视频和确定的多路视频各自对应的地址，通过高速串行总线发给视频处理FPGA；

所述视频处理FPGA，用于通过高速串行总线，接收解码模块发来的多路视频和各自对应的地址，各路视频的地址为解码模块按照多画面布局的要求确定的；

将收到的多路视频进行缩放，缩放后的各路视频的大小分别与多画面中相应子画面的大小相同；

缓存缩放后的各路视频，并分别对缓存的各路视频对应的地址进行修正；

根据修正后的地址将缩放后的各路视频分别存进相应的内存空间。