[发明专利]一种视频多画面合成方法、装置和系统

说明书

技术领域

本发明涉及视频会议技术，尤其涉及一种视频多画面合成方法、装置和系统。

背景技术

高清会议电视终端通常采用如图1所示的硬件架构，高清会议电视终端的工作原理为：网络通讯模块110接收远端会议电视终端传送过来的网络包，送给主控处理器109进行拆包，得到远端的压缩视频码流，然后通过与解码模块之间的系统总线108将压缩视频数据传给解码模块105，解码模块解压缩视频数据之后，得到原始RAW格式的数据，之后通过解码模块的视频接口(Video Port，VP)106封装成标准BT.1120格式视频数据，送给视频处理现场可编程门阵列(Field Programmable Gate Array，FPGA)，即107。同时本地视频通过视频输入接口模块101，输入送给视频切换矩阵103，切换矩阵103根据系统配置将视频数据也送给视频处理FPGA 107。视频处理FPGA 107将得到的远端和本地视频按照系统配置进行视频缩放和多画面合成，然后再通过视频切换矩阵103，从视频输出接口模块102输出显示。编码模块104从视频处理FPGA 107得到本地输入的视频后对原始图像进行压缩编码，降低图像码率，之后通过系统总线108将压缩码流传给主控处理器109进行网络打包，然后通过网络通讯模块110传送到远端。这样就完成两个会议电视终端点对点互通的流程。

目前，编、解码模块和视频处理FPGA之间都是使用并行的VP接口进行数据传输。VP接口为16位数据总线，带宽非常小，能够传输的数据量很小，最多只能传输一路1080P60制式的视频数据。随着高清会议电视终端能够实现内置多点控制单元(Multipoint Control Unit，MCU)的功能，编、解码模块和视频处理FPGA之间需要传输的数据大量增加，并行的VP接口已经不能满足数据传输的需要。当有多路高分辨率高帧频制式的解码视频需要传输时，解码模块需要将多路视频进行缩放，降低数据流带宽，然后通过VP接口传送给视频处理FPGA，视频处理FPGA需要对视频进行二次缩放和画面提取，之后再进行多画面合成，增加了系统复杂度，不仅浪费系统资源，也降低了图像质量。此外，并行的VP接口会占用很多的印制电路板(Printed Circuit Board，PCB)布线空间；视频时钟频率较高的时候，特别是视频为1080P60制式时，总线时序很难控制。

发明内容

有鉴于此，本发明的主要目的在于提供一种视频多画面合成方法、装置和系统，能够节省系统资源，而且提高数据传输速度和图像质量。

为达到上述目的，本发明的技术方案是这样实现的：

本发明提供了一种视频多画面合成方法，所述方法包括：

视频处理FPGA通过高速串行总线，接收解码模块发来的多路视频和各自对应的地址，各路视频的地址为解码模块按照多画面布局的要求确定的；

将收到的多路视频进行缩放，缩放后的各路视频的大小分别与多画面中相应子画面的大小相同；

缓存缩放后的各路视频，并分别对缓存的各路视频对应的地址进行修正；

根据修正后的地址将缩放后的各路视频分别存进相应的内存空间。

较佳地，所述将收到的多路视频进行缩放之前，所述方法还包括：

将解码模块通过高速串行总线发来的数据进行解串处理，解析出有效数据，并对所述有效数据进行并行处理，得到并行数据。

较佳地，所述将收到的多路视频进行缩放，为：

根据对图像质量的要求选择临近域插值算法、双线性内插算法或多相位插值算法，将收到的多路视频进行缩放。

较佳地，所述根据修正后的地址将各路视频分别存进相应的内存空间之前，所述方法还包括：

通过轮询(round-robin)机制从缓存的多路视频中依次选取要存进内存空间的视频；

相应的，所述将各路视频分别存进相应的内存空间，为：

将选取的视频依次存进相应的内存空间。

本发明提供了一种视频处理FPGA，所述视频处理FPGA包括：

高速串行总线控制器，用于通过高速串行总线，接收解码模块发来的多路视频和各自对应的地址，各路视频的地址为解码模块按照多画面布局的要求确定的；

缩放模块，用于将高速串行总线控制器收到的多路视频进行缩放，缩放后的各路视频的大小分别与多画面中相应子画面的大小相同；

帧缓存模块，用于缓存缩放后的各路视频，并分别对缓存的各路视频对应的地址进行修正；

内存控制器，用于根据帧缓存模块修正后的地址将缩放后的各路视频分别存进相应的内存空间。