[发明专利]一种高迁移率III-V族半导体MOS场效应晶体管

说明书

技术领域

本发明涉及半导体集成电路制造技术领域，具体涉及一种以掺杂界面控制层、平面掺杂与重掺杂源漏等技术来实现高驱动电流、低源漏电阻的高迁移率III-V族半导体金属氧化物半导体(MOS)场效应晶体管，可应用于高性能III-V族MOS器件与电路。

背景技术

硅基互补金属氧化物半导体(CMOS)技术进入到22纳米技术节点之后，依靠等比例缩小已经很难提升器件性能，采用新材料，新器件成为继续提高CMOS器件性能的一个重要研究方向。III-V族半导体材料由于拥有出色的电子输运特性，成为当前研究的热点问题。但是，由于III-V MOS界面态密度较高，界面库仑散射使III-V反型层MOS器件中沟道迁移率依然很低。最新研究报道表明：在InGaAs沟道表面生长InP势垒层，并采用原子层沉积(ALD)技术沉积高k栅介质材料所制成的MOSFET器件已经表现出优越的沟道迁移率。然而，由于势垒层的加入，增加了MOS器件的等效氧化层厚度，并提高了MOS器件的源漏寄生电阻，这在一定程度上限制了器件的驱动电流和开关速度的提高。

因此，需要一种新的技术在III-V族半导体材料上在降低界面态密度的同时，又使得器件的驱动电流和开关速度得以提高，以满足高性能III-V族半导体CMOS技术的要求。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的公开了一种高迁移率III-V族半导体MOS场效应晶体管，以同时实现高驱动电流与低MOS界面态密度，满足高性能III-V族半导体CMOS技术的应用需求。

(二)技术方案

为达到上述目的，本发明提供了一种高迁移率III-V族金属氧化物半导体场效应晶体管，包括：

单晶衬底101；

在所述单晶衬底101上形成的缓冲层102；

在所述缓冲层102中形成的平面掺杂层103；

在所述缓冲层102上形成的高迁移率沟道层104；

在所述高迁移率沟道层104上形成的掺杂界面控制层105；

在所述掺杂界面控制层105上形成的高掺杂半导体层106；

在所述高掺杂半导体层106上形成的窄带隙欧姆接触层107；

在所述窄带隙欧姆接触层107上形成的源金属电极108和漏金属电极112；

在所述源金属电极108和漏金属电极112中间对所述窄带隙欧姆接触层107和所述高掺杂半导体层106进行刻蚀，并刻蚀至所述掺杂界面控制层105表面而形成的栅槽结构109；

形成于所述栅槽结构109内表面的高K栅介质110；以及

形成于高K栅介质110上的栅金属电极111。

上述方案中，所述单晶衬底101是硅衬底、锗衬底、砷化镓衬底、磷化镓衬底或磷化铟衬底。

上述方案中，所述缓冲层102用于释放所述单晶衬底101与所述高迁移率沟道层104之间晶格失配应力，所述缓冲层102由III-V族半导体及其多元合金材料构成，其电学性能为绝缘或者半绝缘材料，且所述缓冲层102的禁带宽度大于所述高迁移率沟道层104的禁带宽度。

上述方案中，所述平面掺杂层103形成于所述缓冲层102中，所述的平面掺杂层103为N型掺杂或P型掺杂，从所述平面掺杂层103到缓冲层102与高迁移率沟道层104界面处的距离为1～10纳米。

上述方案中，所述高迁移率沟道层104采用III-V族半导体薄层材料，该III-V族半导体薄层材料包括由砷化镓、磷化铟、锑化铟、砷化铟或锑化镓构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金；该高迁移率沟道层104包含一种III-V族半导体或者多种III-V族半导体的多元合金，或者包含由多种III-V族半导体及其合金薄层组合而成的复合沟道。

上述方案中，所述掺杂界面控制层105的禁带宽度大于所述高迁移率沟道层104，其晶格为匹配或者赝配关系，并且其能带具有第一类量子阱的对准关系，电子或者空穴在所述高迁移率沟道层104中具有量子限制效应；所述掺杂界面控制层105的厚度范围介于1nm到20nm之间，所述掺杂界面控制层105的掺杂浓度在从10¹⁶到10¹⁹cm^-3量级；所述掺杂界面控制层105采用III-V族半导体薄层材料，该III-V族半导体薄层材料包括由磷化铟、磷化镓、磷化铝和砷化铟构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金。