[发明专利]半导体存储器件

说明书

相关专利申请的交叉引用

2011年11月25日提交的日本专利申请No.2011-257063的公开,包括说明书、附图和摘要的全部内容以引用方式并入本文。

技术领域

本发明涉及半导体存储器件，更具体地，涉及当应用到包括SRAM的半导体存储器件时有效的技术。

背景技术

SRAM（静态随机存取存储器）是一种半导体器件，其通过使用触发器存储数据。例如，在SRAM中，数据（“1”或“0”）被存储在由四个晶体管构成的、两个交叉耦合的CMOS反相器中。因为为了读取和写入存取，额外需要两个晶体管，所以由六个晶体管构成典型SRAM的存储单元。

例如，以下引用的专利文献1（PCT国际公开No.2006-527897的公开日语译文）公开了一种非易失性静态存储单元，其中，非易失性单元（14、16）交叉耦合到静态存储单元的内部节点（A、B）。两个非易失性单元中的一个非易失性单元（14）具有与B耦合的控制栅极和与A耦合的源极，并且另一个非易失性单元（16）具有与A耦合的控制栅极和与B耦合的源极。

以下引用的专利文献2（公开的日本未经审查的专利申请No.平7(1995)-226088）公开了一种半导体存储器件，其可以实现非易失性特性同时维持静态存储器（SRAM）的高速。这种半导体存储器件具有SRAM存储单元1和非易失性存储单元3。SRAM存储单元1是通过将第一选择晶体管T7和第二选择晶体管T8耦合到两个晶体管T1和T2来构成的，这两个晶体管T1和T2各自的源极接地并且各自的漏极耦合到彼此的栅极。非易失性存储单元3由非易失性晶体管T3和T4构成，非易失性晶体管T3和T4设置有两个栅极：悬浮栅极和控制栅极，以及与电源线耦合的漏极，从而存储SRAM存储单元1的状态。

专利文献3（PCT国际公开No.2003-511809的公开日语译文）公开了一种非易失性MOSRAM单元，其由第一和第二反相器以及电容器（G1、G2）构成，电容器（G1、G2）每个都串联耦合到第一和第二反相器中的每一个的控制电极。

以下引用的专利文献4（公开的日本未经审查的专利申请No.2007-157183）公开了一种非易失性存储器，其由触发器构成，该触发器包括以静态锁存模式耦合的一对负载晶体管和存储器静态的串联电路。这个非易失性存储器设置有漏电流截止元件（T16、T26），漏电流截止元件（T16、T26）耦合在写入和擦除时漏电流经由负载晶体管流入触发器电源侧所经过的电流路径。

以下引用的专利文献5（公开的日本未经审查的专利申请No.平6(1994)-76582）公开了一种非易失性存储器，其通过改变用作存储单元的一对触发器的场效应晶体管（RMmn(o+)、RMmn(o-)）的阈值电压来存储信息。

以下引用的专利文献6（公开的日本未经审查的专利申请No.平7(1995)-183401）公开了一种非易失性存储器，其包括作为负载元件的四个N沟道MOS晶体管和两个P沟道TFT。TFT具有层叠结构，该层叠结构由下层的第一TFT栅电极9、TFT栅极绝缘膜10、形成TFT的沟道的主体层（半导体层）13、具有铁电性的第二栅极绝缘膜22和第二TFT栅电极23组成。

以下引用的专利文献7（公开的日本未经审查的专利申请No.2004-207282）公开了一种非易失性SRAM单元，其包括一对的两个交叉耦合的CMOS反相器c1和c2和铁电电容器fc1和fc2。铁电电容器fc1和fc2分别由下电极BEL1和BLE2、铁电膜FER1和FER2和上电极TEL1和TEL2形成，下电极BEL1和BLE2分别耦合到包括在两个CMOS反相器中的对应的反相器中的漏极扩散区。

以下引用的非专利文献1公开了一种非易失性单元，其具有耦合在SRAM的两个存储节点和控制线（ctrl）之间的NVM器件（XR1、XR2）。

以下引用的非专利文献2公开了一种非易失性SRAM，其用两个SONOS晶体管作为存储器件。SONOS晶体管分别耦合在SRAM的两个存储节点和VCCT线之间。

（专利文献1）PCT国际公开No.2006-527897的公开日语译文

（专利文献2）公开的日本未经审查的专利申请No.平7(1995)-226088）

（专利文献3）PCT国际公开No.2003-511809的公开日语译文

（专利文献4）公开的日本未经审查的专利申请No.2007-157183

（专利文献5）公开的日本未经审查的专利申请No.平6(1994)-76582