[发明专利]半导体测试结构及其测试方法、检测方法

权利要求书

1.一种半导体测试结构，其特征在于，包括：

半导体衬底，位于半导体衬底上的底层介质层，底层介质层中具有若干第一连接结构；

位于底层介质层上的中间介质层，中间介质层中具有若干呈行列分布的双镶嵌结构，每个双镶嵌结构具有第一插塞和位于第一插塞上的金属块；

位于中间介质层上的顶层介质层，顶层介质层中具有若干第二连接结构和第三连接结构，中间介质层中的每一行中的第一个双镶嵌结构的第一插塞通过一个第一连接结构与同一行中相邻的第二个双镶嵌结构的第一插塞相连，第二个双镶嵌结构的金属块通过一个第二连接结构与同一行中相邻的第三个双镶嵌结构的金属块相连，直至第n-1个双镶嵌结构的第一插塞通过一个第一连接结构与同一行中相邻的第n个双镶嵌结构的第一插塞相连，构成一条串联的子测试链，第三连接结构将相邻的子测试链的首端和首端相连，尾端和尾端相连，使若干条子测试链串联，构成半导体测试结构，

其中，所述行列分布的双镶嵌结构中包括不同的双镶嵌结构，所述不同的双镶嵌结构的金属块的面积、长度和宽度的比值以及排布方向的至少其中之一不同。

2.如权利要求1所述的半导体测试结构，其特征在于，所述双镶嵌结构的金属块的长度和宽度的比值范围为1:1～6:1。

3.如权利要求1所述的半导体测试结构，其特征在于，所述行列分布的双镶嵌结构中，每一行中的相邻的双镶嵌结构的金属块的长度和宽度的比值相同，且每一行中相邻的双镶嵌结构的金属块的排布方向不相同。

4.如权利要求1所述的半导体测试结构，其特征在于，相邻行中对应位置的双镶嵌结构的金属块的排布方向不相同。

5.如权利要求1所述的半导体测试结构，其特征在于，所述行列分布的双镶嵌结构中，每一行中双镶嵌结构的金属块的长度和宽度的比值不相同，相邻行中对应位置的双镶嵌结构的金属块的排布方向相同或不相同。

6.如权利要求1所述的半导体测试结构，其特征在于，所述中间介质层为多层的中间子介质层构成的堆叠结构，每一层的中间子介质层中具有若干呈行列分布的双镶嵌结构，相邻两层的中间子介质层中若干呈行列分布的双镶嵌结构的位置相对应，且位于上层的中间子介质层中的双镶嵌结构的第一插塞与位于下层的中间子介质层中的双镶嵌结构的金属块相连接。

7.如权利要求6所述的半导体测试结构，其特征在于，相邻两层的中间子介质层中对应位置的双镶嵌结构的金属块的长度和宽度的比值相同，排布方向相同。

8.如权利要求6所述的半导体测试结构，其特征在于，相邻两层的中间子介质层中对应位置的双镶嵌结构的金属块的长度和宽度的比值相同，排布方向不相同。

9.如权利要求6所述的半导体测试结构，其特征在于，相邻两层的中间子介质层中对应位置的双镶嵌结构的金属块的长度和宽度的比值不相同，排布方向不相同。

10.如权利要求1所述的半导体测试结构，其特征在于，所述半导体衬底上还具有器件区域，所述器件区域形成有半导体器件，器件区域上的底层介质层、中间介质层和顶层介质层中形成有与半导体器件相连的互连结构，所述互连结构包括双镶嵌结构，半导体测试结构中的双镶嵌结构与器件区域上的双镶嵌结构的长度和宽度的比值和排布方向相同，且形成工艺相同。

11.如权利要求10所述的半导体测试结构，其特征在于，所述器件区域上和半导体测试结构中的双镶嵌结构的材料为铜，形成工艺为电镀工艺，所述半导体器件为行列排布的SRAM存储单元。

12.如权利要求1所述的半导体测试结构，其特征在于，所述第一连接结构、第二连接结构和第三连接结构的设计尺寸大于半导体测试结构中双镶嵌结构的设计尺寸。

13.一种测试方法，其特征在于，包括：

提供权利要求1～12任一项所述的半导体测试结构；

在所述半导体测试结构的两端施加一测试电压，测量半导体测试结构中通过的测试电流，计算获得测试电阻；

将所述测试电阻与基准电阻相比较，若测试电阻大于基准电阻，则半导体测试结构中的双镶嵌结构异常，若测试电阻等于基准电阻，则正常。

14.如权利要求13所述的测试方法，其特征在于，所述基准电阻为基准值和阈值之和。