[发明专利]具有对芯片内部低噪声干扰的静电放电防护电路

说明书

技术领域

本发明涉及集成电路领域，特别是涉及一种具有对芯片内部低噪声干扰的静电放电防护电路。

背景技术

现行的半导体芯片的输入/输出端口以及电源端口处均会设置静电放电（ESD）保护电路，以防护半导体芯片免于外界静电所产生的高电压破坏。一个常见的ESD防护电路及其邦定（Bonding）线有效电路如图1所示，其中，左半部分为ESD防护电路，右半部分是芯片内部的焊盘（PAD）通过Bonding线连接到封装引脚（PIN脚）的等效电路图。该ESD防护电路由二极管连接的PMOS管P1和NMOS管N1串接而成，PMOS管P1的源端（source）、栅端（gate）与体端（body）连接在VDDA焊盘，封装时，该VDDA焊盘通过Bonding线连接VDD引脚，NMOS管N1的源端、栅端与体端连接在GNDA焊盘，封装时，该GNDA焊盘通过Bonding线连接GND引脚，PMOS管P1的漏端（drain）与NMOS管N1的漏端相连，并连接输入/输出（In/Out）焊盘（PAD）封装时，该In/Out焊盘通过Bonding线连接I/O引脚。由于该ESD防护电路与芯片的主电路共用高电平VDDA和地电平GNDA。为了减小对主电路的影响，通常ESD防护电路和主电路分别从VDDA PAD、及GNDA PAD上引出各自所需VDD电平及GND电平，即二者采用开尔文连接（Kelvin Connection）方式。但该处理方式存在缺陷，尤其当I/O引脚接入高频信号时，该高频信号经过Bonding线的寄生电感L₂之后，会产生严重的高频噪声，该噪声通过PMOS管P1及NMOS管N1各自漏端与栅端的寄生电容（C_gd）耦合至VDDA焊盘和GNDA焊盘，进而进入主电路，甚至会造成主电路无法正常工作。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有对芯片内部低噪声干扰的静电放电防护电路。

为实现上述目的及其他相关目的，本发明提供一种具有对芯片内部低噪声干扰的静电放电防护电路，其设置在芯片中，所述芯片还包括：主电路及连接所述主电路的第一电源端及第一接地端；所述静电放电防护电路至少包括：

连接所述主电路的静电放电防护电路单元；

连接所述主电路的第一电源端及第一接地端；

连接所述静电放电防护电路单元的第二电源端及第二接地端；

多条邦定线，分别将所述第一电源端连接至第一电源引脚、第一接地端连接至第一接地引脚、所述第二电源端连接至第二电源引脚、第二接地端连接至第二接地引脚。

优选地，当第一电源端与第二电源端各自接入的电压电位相等时，第一电源引脚与第二电源引脚为同一引脚。

优选地，当第一接地端与第二接地端各自接入的地电位相等时，第一接地引脚与第二接地引脚为同一引脚。

优选地，静电放电防护电路单元连接所述主电路的信号输入端、第一电源端及第一接地端。

优选地，当第一电源端与第二电源端各自接入的电压电位相等时，所述静电放电防护电路单元包括连接在第一电源端与第二电源端之间的一对背靠背的二极管。

优选地，当第一接地端与第二接地端各自接入的地电位相等时，所述静电放电防护电路单元包括连接在第一接地端与第二接地端之间的一对背靠背的二极管。

优选地，当第一电源端与第二电源端各自接入的电压电位不相等时，所述静电放电防护电路单元包括连接在第一电源端与第二电源端之间的一对背靠背的二极管链。

优选地，当第一接地端与第二接地端各自接入的地电位不相等时，所述静电放电防护电路单元包括连接在第一接地端与第二接地端之间的一对背靠背的二极管链。

如上所述，本发明的具有对芯片内部低噪声干扰的静电放电防护电路，具有以下有益效果：降低芯片内的电路所受到的噪声干扰。

附图说明

图1显示为现有技术中的ESD防护电路及Bonding线等效电路示意图。

图2显示为本发明的具有对芯片内部低噪声干扰的静电放电防护电路示意图。

图3与图4显示为本发明的具有对芯片内部低噪声干扰的静电放电防护电路的电源/地电平之间的电路示意图。

元件标号说明

具体实施方式

以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。