[发明专利]一种FinFET器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种具有背栅（backgate）结构的鳍式场效应晶体管（FinFET）的制造方法。

背景技术

现有的互补式金属氧化物半导体（CMOS）晶体管是二维的，随着沟道尺寸的不断缩小，与短沟道效应有关的问题越来越难以克服。因此，芯片制造商正在开发具有更高功效的三维立体式的晶体管，例如FinFET，其可以更好地适应器件尺寸按比例缩小的要求。在FinFET中，直立在绝缘体上硅（SOI）上的鳍形沟道取代了传统CMOS中的平面沟道，栅极形成在鳍形沟道上并环绕鳍形沟道，能够提供更为高效的静电控制能力。

随着FinFET器件尺寸的不断减小，对于晶体管阈值电压V_t的控制变得愈发困难，尤其是掺杂物质的扰动使上述问题更为突出。解决上述问题的办法之一是在FinFET器件中形成背栅结构，但是，背栅结构需要占用较大的芯片面积，在器件密度不断增大的情况下，如何在有限的芯片面积下布置背栅结构成为非常具有挑战性的课题。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供自上而下依次包括第一硅基体、第一掩埋氧化物层、第一多晶硅层、第二掩埋氧化物层以及硅衬底的基底；在所述第一硅基体上形成硬掩膜层；图案化所述硬掩膜层，以形成用于蚀刻所述第一硅基体的掩膜；在露出的所述硬掩膜层的侧壁上形成间隙壁；以所述硬掩膜层以及所述间隙壁为掩膜，蚀刻所述第一硅基体，以形成凹槽；在露出的所述第一硅基体的侧壁上形成构成背栅结构的栅氧化层的第一氧化物层；在所述凹槽中形成所述背栅结构的栅极，并在所述栅极的顶部形成第二氧化物层；去除所述硬掩膜层；以所述间隙壁和所述第二氧化物层为掩膜，蚀刻去除未被所述间隙壁和所述第二氧化物层遮蔽的第一硅基体，以形成所述FinFET的Fin；在露出的所述Fin的侧壁上形成构成前栅结构的栅氧化层的第三氧化物层；以所述间隙壁和所述第二氧化物层为掩膜，蚀刻去除未被所述间隙壁和所述第二氧化物层遮蔽的第一掩埋氧化物层；在所述基底上形成第三多晶硅层，以完全覆盖所述背栅结构；图案化所述第三多晶硅层和所述第一多晶硅层，以形成所述前栅结构的栅极。

进一步，所述硬掩膜层的材料为氮化物。

进一步，所述间隙壁的材料不同于所述硬掩膜层的材料。

进一步，所述间隙壁的材料包括SiO、SiON或SiCN。

进一步，采用反应离子蚀刻工艺蚀刻所述第一硅基体以形成所述凹槽，所述蚀刻于露出所述第一掩埋氧化物层时终止。

进一步，形成所述背栅结构的栅极的工艺步骤包括：形成第二多晶硅层以完全填充所述凹槽；研磨所述第二多晶硅层使其顶部平整；回蚀刻所述第二多晶硅层，使其顶部低于所述硬掩膜层的顶部。

进一步，采用反应离子蚀刻工艺去除未被所述间隙壁和所述第二氧化物层遮蔽的第一硅基体，所述蚀刻于露出所述第一掩埋氧化物层时终止。

进一步，所述基底由表面具有第二掩埋氧化物层的硅衬底与依次包括第一多晶硅层、第一掩埋氧化物层、第一硅基体的SOI衬底接合而成。

进一步，在图案化所述第三多晶硅层和所述第一多晶硅层之前，还包括：研磨所述第三多晶硅层使其顶部平整；回蚀刻所述第三多晶硅层以露出所述背栅结构的顶部。

进一步，所述第一掩埋氧化物层将所述前栅结构和所述背栅结构隔离开来。

进一步，在图案化所述第三多晶硅层和所述第一多晶硅层之后，还包括：在所述基底上形成层间介质层，以完全覆盖所述前栅结构和所述背栅结构；研磨所述层间介质层使其顶部平整；在所述层间介质层中形成分别连接所述前栅结构和所述背栅结构的互连金属层。

本发明还提供一种FinFET器件，所述FinFET器件采用上述方法制造形成。

根据本发明，在具有较低布图复杂度的前提下，可以形成具有高密度背栅结构的FinFET，更为有效地控制晶体管阈值电压V_t。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1K为本发明提出的具有背栅结构的FinFET的制造方法的各步骤的示意性剖面图；

图2为本发明提出的具有背栅结构的FinFET的制造方法的流程图。

具体实施方式