[发明专利]基于FPGA的准循环LDPC码的简易编码装置及方法

说明书

技术领域

本发明涉及一种编码装置及方法，尤其是一种基于FPGA的准循环LDPC码的简易编码装置及方法，属于LDPC码编码的技术领域。

背景技术

LDPC（Low Density Parity Check Code，LDPC）码属于分组码，早在20世纪60年代Gallager就在他的博士论文中提出了LDPC码理论，但限于当时的硬件计算能力，一直被人们所忽略，直到1995年MacKay和Neal等人提出了可行的译码算法后，人们发现LDPC码具有极佳的性能，是一种接近香农容量限的纠错码。随着硬件计算能力的日渐提升，LDPC码技术已经成为当前最炙手可热的信道编码技术，其纠错能力强、编码效率高，而且码率从1/2到5/6或15/16可选，十分灵活。目前，LDPC码的相关理论技术也日趋成熟，并且产生了很多成熟的研究成果，并逐渐进入了多项无线通信技术标准。例如数字广播电视、WiMax和LTE（Long Term Evolution）等标准都支持LDPC编码。LDPC码的挑战在于编码复杂，并行译码算法的硬件开销大。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种基于FPGA的准循环LDPC码的简易编码装置及方法，其对准循环LDPC码有效编码，能降低硬件逻辑资源及存储资源，适应范围广。

按照本发明提供的技术方案，所述基于FPGA的准循环LDPC码的简易编码装置，包括第二单位运算模块，接收信息向量u′，所述信息向量u′包括若干信息块，所述信息块采用4字节表示，第二单位运算模块将信息向量u′接收运算后得到信息行向量u；

第三运算模块，第三运算模块包括常数矩阵α，将常数矩阵α的行向量用4字节表示以划分得到若干第一常数信息块，将所述第一常数信息块内非0元素的位置信息作为第一常数信息块的元素，以形成常数矩阵a′；第三运算模块接收信息向量u′，并将信息向量u′内的元素与常数矩阵a′的元素进行与运算后进行模2求和，以得到信息矩阵P₁；

第四运算模块，第四运算模块包括常数矩阵β，将常数矩阵β的行向量用4字节表示以划分得到若干第二常数信息块，将所述第二常数信息块内非0元素的位置信息作为第二常数信息块的元素，以形成常数矩阵β′；第四运算模块接收信息向量u′，并将信息向量u′内的元素与常数矩阵β′的元素进行与运算后进行模2求和，以得到信息矩阵P₂。

所述第二单位运算模块、第三运算模块及第四运算模块采用FPGA实现。

所述常数矩阵α＝ET^-1A+C，常数矩阵β＝T^-1(A+BET^-1A+BC)；其中，矩阵A、矩阵B、矩阵T、矩阵C、矩阵D及矩阵E均为码字校验矩阵H内的矩阵元素。

一种基于FPGA的准循环LDPC码的简易编码方法，所述准循环LDPC码的简易编码方法包括如下步骤：

S100、将信息行向量u内的元素以4字节表示划分得到若干信息块，以形成信息向量u′；

S110、将常数矩阵α的行向量用4字节表示以划分得到若干第一常数信息块，将所述第一常数信息块内非0元素的位置信息作为第一常数信息块的元素，以形成常数矩阵a′；

S120、将常数矩阵β的行向量用4字节表示以划分得到若干第二常数信息块，将所述第二常数信息块内非0元素的位置信息作为第二常数信息块的元素，以形成常数矩阵β′；

S130、将信息向量u′输入与包含常数矩阵a′的第三运算模块内，第三运算模块将信息向量u′内的元素与常数矩阵a′的元素进行与运算后进行模2求和，以得到信息矩阵P₁；

S140、将信息向量u′输入与包含常数矩阵β′的第四运算模块内，将信息向量u′内的元素与常数矩阵β′的元素进行与运算后进行模2求和，以得到信息矩阵P₂。

本发明的优点：可以合理有效地利用FPGA资源，以移位寄存器方式实现LDPC码的编码，采取流水线结构减少FPGA硬件逻辑资源，通过矩阵变换，以非0元素的位置代替原稀疏矩阵的矩阵表示，从而大大降低了RAM存储资源，节省了编码器的硬件资源。

附图说明

图1为现有编码装置的结构框图。

图2为本发明编码装置的结构框图。

附图标记说明：1-第一单位运算模块、2-第一运算模块、3-第二运算模块、4-第二单位运算模块、5-第三运算模块及6-第四运算模块。

具体实施方式