[发明专利]从低到高逻辑电平转换电路

说明书

技术领域

本发明涉及混合信号电路设计领域，特别是涉及一种从低到高逻辑电平转换电路。

背景技术

随着集成电路工艺的快速发展，模拟电路和数字电路经常被集成在同一块芯片内。通常，模拟电路为了保证性能，会采用高电源电压；而数字电路为了节省功耗，会采用低电源电压。当逻辑信号从模拟电路传输到数字电路时，或者从数字电路传输到模拟电路时，就需要进行电平转换。

当逻辑信号从高电压域传输到低电压域时，会采用从高到低逻辑电平转换电路，通常一个采用低电源电压的反相器就可以实现。但是，当逻辑信号从低电压域传输到高电压域时，电平转换电路要比反相器复杂，通常采用一个输入为差分对管，负载为交叉耦合对管的锁存器，即由四个MOS晶体管组成的锁存器构成，如图1所示。

参见图1，传统的从低到高逻辑电平转换电路的工作原理如下：当正输入端IN+为低电压逻辑高电平，负输入端IN-为低电压逻辑低电平时，第一NMOS晶体管MN1开启，第二NMOS晶体管MN2关闭，使负输出端OUT-为VSS，即高电压逻辑低电平，正输出端OUT+为VDD，即高电压逻辑高电平，同时使第二NMOS晶体管MN2开启，第一NMOS晶体管MN1关闭。

当输入端IN-从高变低，输入端IN+从低变高时，因为第一NMOS晶体管MN1和第二NMOS晶体管MN2的宽长比要比第一PMOS晶体管MP1和第二PMOS晶体管MP2的宽长比大很多（即第一NMOS晶体管MN1和第二NMOS晶体管MN2的驱动能力要做的比第一PMOS晶体管MP1和第二PMOS晶体管MP2驱动能力强），第二NMOS晶体管MN2会先把正输出端OUT+拉低，同时打开了第一PMOS晶体管MP1。因为此时第一NMOS晶体管MN1已经被关掉，所以第一PMOS晶体管MP1会把负输出端OUT-拉高，进一步关掉了第二PMOS晶体管MP2，使正输出端OUT+最终被拉到VSS，负输出端OUT-最终被拉到VDD。

传统的从低到高逻辑电平转换电路存在以下缺点：当高电源电压域（即VDD和VSS）已经建立好，但低电源电压域尚未建立好（经常出现在低电源电压域由芯片内部产生的情况下）时，正输入端IN+和负输入端IN-都为逻辑低电平，使正输出端OUT+和负输出端OUT-出现不定态，其电平可能在VDD和VSS之间的任意电平上。该不定态可能会造成其控制的后续电路出现逻辑混乱，甚至可能造成后续电路出现大幅度的漏电。

发明内容

本发明要解决的技术问题是提供一种从低到高逻辑电平转换电路，能避免逻辑电平被转换到电源电平时可能出现的不定态，而且节省功耗。

为解决上述技术问题，本发明的从低到高逻辑电平转换电路，包括：一锁存器，其输入为差分对管，负载为交叉耦合对管；所述差分对管由第一NMOS晶体管和第二NMOS晶体管构成，第一NMOS晶体管和第二NMOS晶体管的源极与高电压逻辑低电平端相连接，该高电压逻辑低电平端记为VSS；所述交叉耦合对管由第一PMOS晶体管和第二PMOS晶体管构成，第一PMOS晶体管和第二PMOS晶体管的源极与高电压逻辑高电平端相连接，该高电压逻辑高电平端记为VDD；

其中，还包括：一驱动器，一第一反相器，一第一反馈管；

所述驱动器由第三PMOS晶体管和第四PMOS晶体管构成；第三PMOS晶体管的源极与第一PMOS晶体管的漏极相连接，其漏极与第一NMOS晶体管的漏极和第二PMOS晶体管的栅极相连接，该连接的节点记A点；第三PMOS晶体管的栅极与第一NMOS晶体管的栅极与正输入端相连接；第四PMOS晶体管的源极与第二PMOS晶体管的漏极相连接，其漏极与第二NMOS晶体管的漏极和第一PMOS晶体管的栅极相连接，该连接的节点记B点；第四PMOS晶体管的栅极与第二NMOS晶体管的栅极与负输入端相连接；

所述第一反馈管由第六PMOS晶体管构成，其源极与VDD相连接，其漏极与A点相连接，其栅极与正输出端相连接；

所述第一反相器由第三NMOS晶体管和第五PMOS晶体管构成；第五PMOS晶体管的源极与VDD相连接，其漏极与第三NMOS晶体管的漏极相连接，该连接的节点作为正输出端，第三NMOS晶体管的源极与VSS相连接。

本发明从结构上改进从低到高逻辑电平转换电路，能消除高电压域输出端可能存在的不定态，使高电压域输出具有确定的状态，保证了后续逻辑电路不会出现未知逻辑状态，也不会出现漏电，从而确保了芯片的正常工作。同时，本发明翻转速度更快，从而减小了其功耗。本发明能应用于各种工艺下的混合信号电路。

附图说明