[发明专利]双向三极栅流体装置及其制造方法以及包含该装置的电路

说明书

技术领域

本发明的实施例一般有关于半导体装置，更特别地，有关于一种用于高电压静电放电(ESD)防护的双向三极栅流体(TRIAC)装置及其制造方法以及包含该装置的电路。 

背景技术

在电子装置的制造的几乎所有方面，当前有一股朝向缩小装置尺寸的驱势。成本较小的电子装置比大型、笨重的装置更受欢迎，尤其当两种装置具有基本上相等的能力时。因此，能够制造具有较小的元件明显地将倾向便于生产较小的组装前述元件的装置。然而，许多现代电子装置需要电子电路以同时执行启动功能(例如开关装置)和数据处理或其他决策功能。为了该些双重功能而使用低电压互补金属氧化物半导体(CMOS)，并非总是实际的。从而高电压(或高功率)装置因而被开发以便处理许多不适于低电压操作的应用。 

典型的高电压装置的静电放电(ESD)性能通常取决于对应装置总宽度与表面积或横向的尺度。因此，ESD性能对于较小的装置而言，通常更为关键。高电压装置通常具有以下特性包括：一低接通状态电阻(Rdson)、一高崩溃电压和一低保持电压。在某一ESD事件之中，该低接通状态电阻可以趋使ESD电流更容易集中在其表面或漏极边缘。大电流和高电场可以造成此装置的表面交界区物理性地损坏。基于典型低接通状态电阻的要求，该表面或横向尺度可能不会被增加。因此，ESD防护可以具有挑战性。 

高电压装置的高崩溃电压特性通常代表该崩溃电压高于该工作电压，而该触发电压(vt1)高于该崩溃电压。因此，在一ESD事件期间，在该高电压装置开启ESD防护之前，高电压装置内部电路存在着可能损坏的风险。高电压装置的该低保持电压亦存在一可能性：在正常运行时，与一 峰值电压或一突波电压相关的无用噪声可以触发或闩锁。在ESD事件中，高电压装置亦对路径灵敏以致于ESD电流可以容易集中在表面或漏极边缘。 

为了在ESD事件之中提高高电压装置的性能，一种已经被实现技术包括附加掩模；另一种则是在双极性结晶体管(BJT)形成较大尺寸的二极管和/或增加MOS晶体管的表面积或侧面的尺度。在ESD事件中，硅控整流器(SCRs)亦被开发以防护电路。然而，SCRs的低保持电压代表了在ESD事件中，它们可以较好地被执行，该特征提高了正常操作时闩锁效应的发生率。 

使用现有的解决方案，电动机驱动器电路可以特别麻烦于ESD事件的防护。这是因为在电动机关闭时，可以继续旋转一定时间，如此将作为电感器回馈一负电压。如果电动机驱动器电路包括一PMOS，通过该负反馈的电压之故，该PMOS的寄生顺向偏压二极管可以被接通，如此潜在导致闩锁问题和/或其他不规则的电路操作。 

因此，预期开发一种改良的结构以提供ESD防护，尤其是用于提供双向ESD防护。 

发明内容

一些示范实施例因此着眼于用于高电压静电放电(ESD)防护的一双向三极栅流体(也称为“TRIAC”(用于交流的三极体))。在某些情况下，该ESD防护可以至少部分地基于对一双极型互补金属氧化物半导体(BiCMOS)扩散金属氧化物半导体(DMOS)工艺(BCD工艺)的修饰，该BCD工艺可以涉及一外延工艺。 

在一个示范实施例中，提供一TRIAC(如本文所用“示例“意指作为例子、实例或图标)，该TRIAC包括一P型衬底、一N⁺掺杂埋层、一N型阱区和二个P型阱区。该N⁺掺杂埋层可邻近于该衬底而被设置。该N型阱区可邻近于该N⁺掺杂埋层且围绕该第一和该第二P型阱区而被设置，从而使该N型阱区的中间部分被安插于该第一和该第二P型阱区之间。该P型阱区可以是邻近于N⁺掺杂埋层而被设置，且每个P型阱区可以分别包括一或多个N⁺掺杂板和一或多个P⁺掺杂板。该N型阱区的中间部分可包 括至少一个P型部分。 

根据进一步的实施例，该P型阱区包含三个N⁺掺杂板、两个P⁺掺杂板和两个栅极结构。对于每个P型阱而言，该三个N⁺掺杂板、该两个P⁺掺杂板和该两个栅极结构可以被配置为使得一第一P⁺掺杂板被设置邻近于一第一N⁺掺杂板，一第一栅极结构设置在该第一和第二N⁺掺杂板之间，一第二栅极结构设置在该第二和一第三N⁺掺杂板之间，且一第二P⁺掺杂板被设置邻近于该第三N⁺掺杂板。