[发明专利]垂直无结环栅MOSFET器件的结构及其制造方法

说明书

技术领域

本发明涉及的是一种半导体器件，本发明也涉及一种半导体器件的形成方法。具体的说是一种垂直无结环栅MOSFET器件的结构及其制造方法。

背景技术

近年来，随着半导体行业的飞速发展，集成电路已发展到甚大规模集成电路（ULSI）阶段。器件的尺寸也随之减小到纳米级，这为开发新器件结构和制作工艺提出了很大的挑战。过去几十年中，MOSFET器件的尺寸一直在不断的减小，而如今MOSFET器件的有效沟道长度已经小于10纳米。因此，在短沟道器件内形成源/漏结和极高的掺杂浓度梯度十分困难。基于制造短沟道器件的成本和复杂度大大提高，无结（Junctionless，JL）器件成为了很好的选择。由于沟道区和源区、漏区的掺杂类型和浓度相同，这种器件不含任何的源漏PN结，可以有效的抑制短沟道效应。

为了不断提高电流的驱动能力和更好的抑制短沟道效应，MOSFET器件已经从传统的单栅平面器件发展到多栅三维器件。其中，环栅（Gate-All-Around，GAA）结构最适合制造无结器件，因为栅可以从各个方向产生/移除耗尽区，用以关断/开启器件。

纳米级电子器件的发展为集成电路的设计带来了很高的复杂度，和复杂的光刻系统与昂贵的成本。随着器件的特征尺寸不断减小，传统MOSFET器件的制作工艺也受到限制，因此研究出了垂直结构的MOSFET器件来替代传统器件。此器件中电流方向从漏极垂直地流向源极。它不仅简化了定义沟道区的光刻技术，同时也保持了与标准工艺的兼容性。更重要的是，由于有源区位于硅体的侧面，它比平面器件更容易形成双栅或环栅结构。因此可以抑制短沟道效应，增强电流驱动力。

在纳米级领域中，如何能在器件尺寸减小的同时很好的抑制短沟道效应，并尽可能的简化制作工艺成为研究纳米级MOSFET器件的热点。现如今已提出的纳米级器件结构有很多，与本发明类似的器件有垂直非无结双栅MOSFET器件和传统有结垂直环栅MOSFET器件。与本发明提出的器件结构相比，以上两种器件分别具有栅控能力不足和漏电流过大，工艺实现困难的缺点。

发明内容

本发明的目的在于提供一种有效抑制短沟道效应的作用的垂直无结环栅MOSFET结构。本发明的目的还在于提供一种可以简化工艺流程，灵活控制栅长和沟道区厚度的垂直无结环栅MOSFET的制造方法。

本发明的目的是这样实现的：

垂直无结环栅MOSFET器件的结构为：包括底层n型硅晶圆衬底101，漏区111位于器件的最低端；在n型硅晶圆衬底101上外延生长漏扩展区106，沟道区107，和源区108，栅氧化层109包围整个沟道区107，在栅氧化层109上淀积多晶硅栅110。所述漏扩展区106、沟道区107、源区108和漏区111的掺杂类型与浓度相同，均为n+掺杂，掺杂浓度为1×10¹⁹~8×10¹⁹cm^-3；所述多晶硅栅110为p+掺杂，掺杂浓度为5×10¹⁹cm^-3。

所述沟道区107沟道长度为10~20nm。

所述沟道区107成圆柱体，所述多晶硅栅110和栅氧化层109成圆环状。

本发明的方法的主要特点如下：

1）采用环栅结构，栅极包围整个沟道区；2）采用垂直沟道结构，通过改变SiGe层的厚度灵活控制栅长；3）采用无结结构，制作工艺简单且抗短沟道效应能力强；4）采用后栅工艺，先进行自对准掺杂形成源区、沟道区和漏区，然后制作栅电极。由于形成源区、沟道区和漏区需要一系列的高温处理步骤，诸如离子注入及退火，因此后栅工艺中栅氧避免了受到温度等外界因素的影响，使器件性能更稳定；5）通过易于控制的腐蚀工艺，灵活控制沟道区厚度，使之易达到全耗尽，增强栅控能力。

附图说明

图1本发明公开的一种无结环栅MOSFET器件的剖面示意图；

图2制备硅晶圆的示意图；

图3是图2结构依次淀积一层SiO₂，SiGe，和SiO₂后的截面图；

图4是图3结构经过刻蚀和离子注入的示意图；

图5是图4结构经过外延硅材料后的截面图；

图6是图5结构经过化学机械抛光（CMP）后的截面图；

图7是图6结构进行离子注入的示意图；

图8是图7结构中SiO₂和SiGe层经过选择性腐蚀和热生长SiO₂后的截面图；