[发明专利]一种低关断态电流晶体管电路

说明书

技术领域

本发明涉及一种半导体集成电路，特别涉及一种低关断态电流电路。

背景技术

随着集成电路技术的飞速发展，集成电路的特征尺寸迅速减小，这带来了诸多优点，如增大集成电路的集成度、减小电路的时延、降低集成电路的成本等，但是这同时也带来了一些问题。一个较为普遍的问题是：当集成电路的特征尺寸减小后，其中晶体管的阈值电压减小，这样当晶体管的栅极源极电压差为0、晶体管处于关断态时，晶体管的关断态电流增大。

低功耗集成电路是近年快速发展的集成电路领域，特别是在工业控制、医疗等应用领域，低功耗集成电路有着广阔的发展前景。低功耗集成电路要求晶体管的关断态电流非常小，这样才不会影响其长达数月、甚至数年的待机时间。而集成电路的特征尺寸减小后，晶体管的关断态电流增大就和低功耗集成电路的需求产生了矛盾。

一般情况下，可以通过增大晶体管的沟道长度L可以减小晶体管的关断态电流。如图1中常见的晶体管关断态电路，开关S1闭合导通时，NMOS晶体管N1的栅极和源极短路，其栅极和源极电压差为0，此时NMOS晶体管N1处于关断态；增大NMOS晶体管N1的沟道长度L，可以增大载流子在沟道区的漂移长度，从而减小NMOS晶体管N1关断态电流。但是，增大晶体管的沟道长度L势必造成晶体管尺寸的增大，进而造成集成电路总尺寸的增大，并增加集成电路的单片成本。

发明内容

本发明提出了一种低关断态电流晶体管电路。此电路中第一晶体管(100)和晶体管串(102)中所有晶体管的沟道长度总和Ltot和单一晶体管沟道长度L一样时(即面积相等时)，此电路有着更低的关断态电流。

为实现以上功能，本发明采取如下技术方案：

一种低关断态电流晶体管电路，如图2所示，包括第一晶体管(100)，其特征为栅极接节点(A)，源极和体区接节点(B)，漏极接节点(D)；包括晶体管串(102)，其特征为晶体管串(102)的栅极接节点(A)，晶体管串(102)的源极接节点(D)，晶体管串(102)的漏极接节点(E)；包括开关(104)，其特征为开关(104)一端接节点(A)、另一端接节点(B)，开关(104)的开关控制端为节点(C)；节点(A)、节点(E)为本电路和其他电路的互连节点；节点(B)接公共端，公共端可以是电源VDD，也可以是地线。

如图3所示，第一晶体管(100)可以由NMOS晶体管(200)来实现，也可以由PMOS晶体管(202)来实现。当第一晶体管(100)由NMOS晶体管(200)实现时，节点(B)接公共端地线；当第一晶体管(100)由PMOS晶体管(202)实现时，节点(B)接公共端电源VDD。

如图4所示，晶体管串(102)可以由NMOS晶体管构成，也可以由PMOS晶体管构成，其类型由第一晶体管(100)的实现方式决定：当第一晶体管(100)由NMOS晶体管(200)实现时，晶体管串(102)由NMOS晶体管构成；当第一晶体管(100)由PMOS晶体管(202)实现时，晶体管串(102)由PMOS晶体管构成。晶体管串(102)中晶体管的数目为1至8个，分别命名为第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管；晶体管串(102)中所有晶体管的栅极连接在一起，所有晶体管的体区连接在一起，第二晶体管的漏极接第三晶体管的源极、第三晶体管的漏极接第四晶体管的源极、第四晶体管的漏极接第五晶体管的源极、第五晶体管的漏极接第六晶体管的源极、第六晶体管的漏极接第七晶体管的源极、第七晶体管的漏极接第八晶体管的源极、第八晶体管的漏极接第九晶体管的源极；第二晶体管的源极为晶体管串(102)的源极，第二晶体管的栅极为晶体管串(102)的栅极，最后序号晶体管(如若晶体管串(102)含有6个晶体管，其最后序号晶体管即为第七晶体管)的漏极为晶体管串(102)的漏极。

如图5所示，开关(104)可以由NMOS晶体管(300)来实现，也可以由PMOS晶体管(302)来实现，其实现方式由第一晶体管(100)的实现方式决定：当第一晶体管(100)由NMOS晶体管(200)实现时，开关(104)由NMOS晶体管(300)来实现；当第一晶体管(100)由PMOS晶体管(202)实现时，开关(104)由PMOS晶体管(302)来实现。当开关(104)由NMOS晶体管(300)实现时，开关控制端为高电平时开关导通，开关控制端为低电平时开关断开；当开关(104)由PMOS晶体管(302)实现时，开关控制端为低电平时开关导通，开关控制端为高电平时开关断开。