[发明专利]半导体器件及其形成方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及半导体器件及其形成方法。

背景技术

在半导体技术领域，随着大规模集成电路向超大规模集成电路迈进，集成电路的集成度原来越高。但是，由集成电路集成度升高所引发的晶体管的短沟道效应造成集成电路的静态功耗也越来越高。其中，静态功耗是指电路稳定时的功耗，包括工作稳定下的功耗和待机状态下的功耗。具体地，对一个可以正常工作的晶体管，阈值电压是固定的。晶体管稳定工作时，源/漏间的电流为I_on；栅电压无法达到阈值电压时，源/漏间电流为I_off，晶体管为待机状态。我们希望通过降低晶体管在待机状态下的能耗，来降低晶体管的静态功耗。为应对该静态功耗问题，在现有技术中，人们提出晶体管阈值电压调制技术。其中，双栅极鳍式场效应晶体管（DG-FinFET，Double Gate-FinFET）技术是被普遍认可的阈值电压调制技术。

双栅极鳍式场效应晶体管也称为四终端鳍式场效应晶体管（4T-FinFET，Four-Terminal-FinFET），参照图1，图1为四终端鳍式场效应晶体管，包括四终端：源端12'、漏端13'、位于鳍部两侧的第一栅极14和第二栅极15。第一栅极14和第二栅极15分别被定义为驱动栅（drive gate）和控制栅（controlgate），两者分别由独立的电压控制。其中，驱动栅可以用于器件的开启、关闭，而控制栅可以用于调节晶体管的阈值电压（Vt）。具体地，若要开启晶体管，通过控制栅调节阈值电压减小，则驱动栅的电压达到阈值电压，晶体管开启；若要使晶体管为待机状态，则通过控制栅调节阈值电压增大，驱动栅的电压无法达到阈值电压，晶体管转为待机状态。在待机状态下，阈值电压增大，I_off减小，则待机状态下的能耗减小。因此，在待机状态下，可以通过调节控制栅使阈值电压较大，来减小晶体管的静态功耗。

在现有技术中，参照图2，图2为传统的三终端鳍式场效应晶体管，包括三终端：源端12、漏端13和栅极11，栅极11横跨鳍部（图中未作标号），因此也称作三终端场效应晶体管。图1所示的四终端鳍式场效应晶体管可以通过对三终端鳍式场效应晶体管的鳍部上栅极凸起部分进行化学机械抛光得到。但是，在现有技术中，在一片晶圆上同时得到三终端鳍式场效应晶体管和四终端鳍式场效应晶体管的技术，还很难实现。

发明内容

本发明解决的问题是现有技术中，在一片晶圆上同时得到三终端鳍式场效应晶体管和四终端鳍式场效应晶体管的技术，很难实现。

为解决上述问题，本发明提高一种新的半导体器件的形成方法，包括：

提供半导体衬底；

在所述半导体衬底上形成第一鳍部、第二鳍部，所述第一鳍部的上表面高于所述第二鳍部的上表面；

形成横跨所述第一鳍部的第一栅介质层和位于第一栅介质层上的第一栅极、横跨第二鳍部的第二栅介质层和位于第二栅介质层上的第二栅极；

形成层间介质层，覆盖所述衬底、第一栅极、第二栅极；

去除所述第一鳍部上的层间介质层、第一鳍部上的第一栅介质层、第一鳍部上的第一栅极、第二栅极上的层间介质层。

可选的，所述半导体衬底为绝缘体上硅衬底，包括底部硅层、位于所述底部硅层上的绝缘层、位于所述绝缘层上的顶部硅层；

所述形成第一鳍部和第二鳍部的方法，包括：

根据待形成的第一鳍部、第二鳍部的位置，将所述顶部硅层分成第一顶部硅层和第二顶部硅层，第一顶部硅层对应形成第一鳍部，第二顶部硅层对应形成第二鳍部；

去除部分高度的第二顶部硅层；

图形化所述第一顶部硅层和去除了部分高度的第二顶部硅层，形成第一鳍部和第二鳍部。

可选的，还包括：在第一鳍部上形成第一掩模层；

形成第一鳍部上的第一掩模层的方法，包括：

在去除部分高度的第二顶部硅层之前，在所述第一顶部硅层上形成掩膜层；

以所述掩模层为掩模，刻蚀去除部分高度的第二顶部硅层；

图形化所述第一顶部硅层时，还图形化所述掩模层，形成了位于第一鳍部上的第一掩膜层。

可选的，所述第一掩模层的材料包括：氮化硅、氧化硅、氮氧化硅、无定形碳或氮化硼。

可选的，还包括：在第一鳍部上形成第一掩模层，在第二鳍部上形成第二掩模层；

形成所述第一鳍部上的第一掩模层、第二鳍部上的第二掩模层的方法，包括：