[发明专利]一种应用于高速高精度电路的采样保持电路

权利要求书

1.一种应用于高速高精度电路的采样保持电路,其特征在于，包括一个全差分式运算放大器、两个采样电容Cs、两个采样开关S1和五个选择开关S2，S3，S4，由电阻R1和电容C1构成的低通滤波电路；所述全差分式运算放大器为增益增强型折叠共源共栅全差分式运算放大器；全差分式运算放大器正负输入端相连接的结构完全相同，信号输入端通过低通滤波电路与采样开关S1以及选择开关S3连接，采样开关S1的另一端连接采样电容Cs的下极板，选择开关S3实现采样电容Cs下极板与全差分式运算放大器输出端的连接；采样电容Cs的上极板连接选择开关S2和选择开关S4以及全差分式运算放大器的输入端，选择开关S4实现两个采样电容Cs上极板之间的连接，选择开关S3连接全差分式运算放大器输入端与输出端；

所述采样开关S1为栅压自举开关，包括5个电容C2、C3、C4、C5和C6，2个电阻R2和R3，8个NMOS管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8，4个PMOS管MP1、MP2、MP3、MP4；其中：NMOS管MN1连接电源VDD与电容C2上极板，为电容C2提供充电通路，电容C2上极板与NMOS管MN2和MN3的栅极相连，用以控制NMOS管MN2和MN3的开启与关闭，电容C2的下极板与时钟信号CLK相连，NMOS管MN2连接电源VDD与电容C3的上极板，同时电容C3的上极板还与电阻R2和NMOS管MN1的栅极连接，电容C3的下极板连接NMOS管MN7的漏极，NMOS管MN7的栅极连时钟控制信号CLK，NMOS管MN7的源极与地GND相连；PMOS管MP2的栅极连接时钟控制信号CLK_,PMOS管MP2的源极和PMOS管MP2的漏接分别连接电源VDD和电容C6上极板，提供电容C6的充电通路，同时电容C6的上极板与PMOS管MP3的栅极连接，用以控制PMOS管MP3的开启与关闭，电容C6下极板连接时钟控制信号CLK；NMOS管MN3的漏、源极分别连接电源VDD与电容C4的上极板，电容C4的下极板连接NMOS管MN8的漏极与NMOS管MN5的源极；电容C5上极板与电阻R3和NMOS管MN4栅极连接，NMOS管MN4的漏、源极分别连接NMOS管MN5、MN6的栅极，PMOS管MP3的漏极和时钟控制信号CLK_；PMOS管MP3的衬底与源极接在一起，并连接在电容C4的上极板；NMOS管MN5的漏极与NMOS管MN6的源极连在一起，接输入电压信号VIN，其中NMOS管MN6作为开关管，与采样电容Cs下极板相连；

所述采样电容Cs对输入电压信号VIN进行采样，采样电容Cs上极板电荷为Q_bottom=-Cs·VIN；采样结束后，选择开关S2和选择开关S4首先关闭，选择开关S1延迟短暂时间后关闭，同时选择开关S3开启，电路进入保持模式；采样电容Cs下极板与全差分式运算放大器输出端连接，采样电容Cs上极板电荷为Q_bottom=-Cs·VIN；在保持模式，Q_bottom=-Cs·VOUT，输出电压信号VOUT与输入电压信号VIN相等。