[发明专利]互连线结构及互连线结构的形成方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种互连线结构及互连线结构的形成方法。

背景技术

现有的形成金属互连线结构的方法，包括：

参照图1，提供半导体衬底100，在所述衬底上形成有介质层101、位于介质层101上的金属层102。

参照图2，在金属层102上形成图形化的光刻胶层（未示出），并以该图形化的光刻胶层为掩模刻蚀金属层102，形成沟槽103，沟槽103两侧的金属层102也就形成了金属互连线。

参照图3，沉积金属间介质层104，金属间介质层104填充沟槽103并覆盖金属层102。

但是，当半导体工业将工艺技术演进至90nm以下，相邻的金属互连线之间的距离变得越来越小，其间产生的寄生电容越来越大，寄生电容不仅影响芯片的运行速度，也对芯片上的器件的可靠性有严重影响。为了减轻这种问题，半导体工艺以低介质材料取代例如氧化硅等高介电常数的层间介质层及金属间介质层，以降低相邻金属互连线之间的寄生电容。但当工艺技术进入32nm以下，该低介质材料所能起到的降低寄生电容的作用不再明显。而且，即使对90nm以上较大工艺节点的技术，现有的将相邻金属互连线之间的沟槽完全填充满金属层间介质层的方法，也无法满足将相邻金属互连线之间的寄生电容尽量降低到最小的技术要求，例如一些射频集成电路。

更多关于金属互连线结构的形成方法请参考公开号为US2011/0018091A1的美国专利。

发明内容

本发明解决的问题是现有技术形成的相邻金属互连线之间的寄生电容较大。

为解决上述问题，本发明提供了一种新的互连线结构的形成方法，包括：

提供半导体衬底，所述半导体衬底中形成有半导体器件；

在所述半导体衬底上形成层间介质层；

在所述层间介质层上形成导电层；

在形成导电层后，在导电层和层间介质层中形成沟槽，所述沟槽的深度小于所述导电层和所述层间介质层的厚度之和，其中，所述沟槽的深宽比大于0.8；

在形成所述沟槽后，沉积金属间介质层，覆盖导电层并填充沟槽，在沟槽内金属间介质层中形成空气隙。

可选的，所述层间介质层和金属间介质层的材料包括低K介质材料或超低K介质材料。

可选的，所述层间介质层的材料为氧化硅。

可选的，所述金属间介质层的形成方法包括等离子体增强化学气相沉积工艺。

可选的，所述金属间介质层的材料为氧化硅。

可选的，所述导电层的材料包括铝或钨。

可选的，所述形成沟槽的方法包括使用光刻、刻蚀工艺。

本发明还提供一种新的互连线结构，包括：

半导体衬底，在所述半导体衬底中形成有半导体器件；

位于半导体衬底上的层间介质层；

位于层间介质层上的互连线；

相邻互连线之间的沟槽，所述沟槽的深度小于所述互连线和所述层间介质层的厚度之和，其中，所述沟槽的深宽比大于0.8；

金属间介质层，所述金属间介质层覆盖所述互连线并填充沟槽，在沟槽内金属间介质层中形成空气隙。

可选的，所述层间介质层和金属间介质层的材料包括低K介质材料或超低K介质材料。

可选的，所述层间介质层的材料为氧化硅。

可选的，所述金属间介质层的材料为氧化硅。

可选的，所述互连线的材料包括铝或钨。

与现有技术相比，本发明具有以下优点：

本发明的技术方案在导电层和层间介质层中形成沟槽，沟槽的深度小于所述互连线和所述层间介质层的厚度之和，即所述沟槽的深度包括导电层的厚度和部分层间介质层的厚度。这使沟槽的深度增加，并进一步使得相邻互连线之间沟槽的深宽比（沟槽的高度与宽度比）增大，则在沉积金属间介质层时，沟槽内的金属间介质层中更容易形成空气隙。更重要的是，最终形成的空气隙的体积增大。相邻互连线之间的较大体积空气隙，使得相邻互连线之间的金属间介质层的介电常数明显减小，也就使得相邻互连线之间的寄生电容显著减小，有效改善了半导体器件之间的RC延迟，而且还进一步减小了驱动互连线所要的功耗，提高了整个半导体器件的性能。尤其是在射频电路应用中，可以明显减少相邻互连线之间的耦合。

附图说明

图1～图3是现有技术的形成带有空气隙的互连线结构方法的剖面结构示意图；

图4是现有技术的互连线结构的剖面结构示意图；