[发明专利]半导体器件设计系统及其使用方法

说明书

技术领域

本发明一般地涉及半导体技术领域，更具体地来说，涉及半导体器件系统及其使用方法。

背景技术

随着技术节点减小，衬底上的部件密度增加。在一些实例中，布局设计的部件密度高于单掩模光刻工艺的分辨率。当使用多于一个掩模来将布局设计转印至晶圆时，布局工程师必须确定在每个掩模上放置哪些部件。由于制造工艺期间的变化，使用不同的掩模形成的部件偶尔会失配，即，即使当期望形状相同时，通过不同掩模转印至晶圆的部件形状也会略有不同。造成的失配对由部件形成的电路的性能不利影响。在一些实例中，有关掩模的失配造成电路质量控制测试不合格，导致较低的生产成品率。

为了有助于减少有关掩模的失配数量，电路设计包括关于使用相同掩模形成哪些部件的指令。布局工程师接收指令并且相应地设计掩模。然而，人工确认布局设计与电路设计对比的准确性并且在一些例子中忽略误差。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件设计系统，包括：至少一个处理器；原理图设计模块，与所述至少一个处理器连接并且被配置成生成用于半导体器件的原理图信息和预着色信息；网表文件，与所述至少一个处理器连接并且被配置成将所述原理图信息和所述预着色信息存储在非暂时性计算机可读介质上；布局设计模块，与所述至少一个处理器连接并且被配置成基于所述原理图信息和所述预着色信息设计至少一个掩模，其中，所述布局设计模块被配置成从提取工具接收所述预着色信息；以及布局与原理图(LVS)比较模块，与所述至少一个处理器连接并且被配置成比较所述至少一个掩模与所述原理图信息和所述预着色信息。

该半导体器件设计系统进一步包括布局寄生提取模块，连接至所述至少一个处理器并且被配置成基于所述原理图信息和所述预着色信息仿真电路的寄生电阻和寄生电容。

该半导体器件设计系统进一步包括提取模块，连接至所述至少一个处理器并且被配置成基于参考字符识别存储在所述网表文件上的所述预着色信息。

在该半导体器件设计系统中，所述参考字符是字符组合。

在该半导体器件设计系统中，所述预着色信息包括金属层信息。

在该半导体器件设计系统中，所述预着色信息包括掩模编号信息。

在该半导体器件设计系统中，所述预着色信息包括部件尺寸信息。

在该半导体器件设计系统中，所述提取工具被集成到所述布局设计模块中。

在该半导体器件设计系统中，所述原理图设计模块与所述布局设计模块或者所述LVS比较模块中的至少一个集成到一起。

在该半导体器件设计系统中，所述原理图设计模块无线连接至所述布局设计模块或者所述LVS比较模块中的至少一个。

根据本发明的另一方面，提供了一种设计半导体器件的方法，所述方法包括：使用处理器生成原理图信息和预着色信息；在非暂时性计算机可读介质包括的网表文件中存储所述原理图信息和所述预着色信息；基于所述原理图信息和所述预着色信息设计至少一个掩模；以及基于所述原理图信息和所述预着色信息将所述至少一个掩模与原理图进行比较。

该方法进一步包括基于所述原理图信息和所述预着色信息仿真电路的寄生电阻和寄生电容。

该方法进一步包括基于参考字符从所述网表文件中提取所述预着色信息。

在该方法中，设计所述至少一个掩模包括：使用包括金属层信息的预着色信息。

在该方法中，设计所述至少一个掩模包括：使用包括掩模编号信息的预着色信息。

在该方法中，设计所述至少一个掩模包括：使用包括部件尺寸信息的预着色信息。

根据本发明的又一方面，提供了一种设计半导体器件的方法，所述方法包括：使用处理器生成所述半导体器件的原理图；将所述原理图分成原理图信息和预着色信息并且将所述原理图信息和所述预着色信息存储在网表文件中；从所述网表文件中提取所述预着色信息；将提取的预着色信息和所述原理图信息传输至布局设计模块、布局与原理图(LVS)比较模块或者布局寄生提取模块中的至少一个。

该方法进一步包括：基于由所述布局设计模块接收的所述原理图信息和所述预着色信息设计光刻工艺中使用的至少一个掩模；将所述至少一个掩模与由所述LVS比较模块接收的所述原理图信息和所述预着色信息进行比较；以及基于由所述布局寄生提取模块接收的所述原理图信息和所述预着色信息仿真电路的寄生电阻和寄生电容。

在该方法中，设计所述至少一个掩模包括：使用包括金属层信息、掩模编号信息或者部件尺寸信息的预着色信息。