[发明专利]MOS电容器、其制造方法及使用该电容器的半导体器件

说明书

技术领域

本发明涉及一种MOS（金属氧化物半导体）电容器、其制造方法以及使用该MOS电容器的半导体器件，更具体地说，涉及使用虚设单元作为采用开放式位线结构的半导体器件中的MOS电容器的技术。

背景技术

在动态随机存取存储器（DRAM）中节省成本是重要的因素，而减缩芯片的尺寸可有效地节省成本。

截至目前为止，已通过微型化处理技术而将存储单元（cell，又称为晶胞）尺寸缩小，但是还需要通过改变存储器布局来缩小芯片尺寸。

具体地说，存储单元和读出放大器的布局方案为影响DRAM的芯片尺寸的重要设计因素，其中存储单元包括一个晶体管和一个电容器，读出放大器构造为读出并且放大存储单元的数据。存储单元阵列和读出放大器的布局方案包括折叠式位线方案以及开放式位线方案，存储单元阵列包括多个存储单元区块（或多个存储单元垫）。

因此，在折叠式位线方案中，以四根位线为节距设置一个读出放大器，读出放大器的布局设计比开放式位线方案的布局设计简单。然而，由于折叠式位线方案需要的存储单元面积是开放式位线方案的面积的两倍，因此使得芯片尺寸增加。

根据开放式位线方案，存储单元设置在字线和位线的所有交叉处，从而存储单元的密度是最高的，由此可获得小尺寸的芯片。然而，在开放式位线方案中，连接至不同存储单元区块的位线和互补位线连接至读出放大器区块。也就是说，在读出放大器布局设计中，读出放大器区块以两根位线为节距进行设置。

在开放式位线型存储单元阵列中，当读出放大器连接至与不同存储单元区块相连的位线时，最外部存储单元区块中的一半位线保留在虚设状态下。也就是说，与虚设状态下的位线相连从而不能用作存储单元的虚设单元设置在最外部存储单元区块中。因此，与芯片尺寸相关联地产生不需要的费用。

发明内容

本发明涉及一种能够增加芯片的每晶片晶粒数的半导体器件及其制造方法，其中该半导体器件使用虚设单元作为开放式位线结构的MOS电容器。

根据示例性实施例的一个方面，提供一种MOS器件，该MOS器件为设置在开放式位线型单元阵列中的最外部单元区块中的半导体器件。半导体器件可以包括：第一电极，其包括虚设单元的沟道区和存储节点触点，所述虚设单元设置在使用开放式位线结构的单元阵列的最外部单元区块中；介电层，其设置在沟道区的一部分上方；以及第二电极，其设置在所述介电层上方且包括所述虚设单元的位线。

所述位线包括多晶硅层和金属层的层叠结构，所述金属层包括钨（W）。所述沟道区包括N型离子注入区域。所述N型离子注入区域形成于凹陷部下方，所述凹陷部以预定深度形成于半导体基板的有源区中。所述半导体器件可以包括虚设单元，所述虚设单元包括：有源区，其包括位线触点（BLC）区域、存储节点触点（SNC）区域和所述沟道区；第一栅极和第二栅极，其设置在所述沟道区上方；以及存储节点触点，其设置在所述存储节点触点区域中。所述第一电极还包括设置在所述存储节点触点上方的金属触点和金属线。所述介电层包括选自如下群组中的任一者，所述群组包括氧化硅（SiO₂）、氮氧化硅（SiON）、诸如二氧化铪（HfO₂）或氧化钽（Ta₂O₅）的高k值材料、以及它们的组合。

根据示例性实施例的另一方面，提供一种布置在开放式位线结构的最外部单元垫中的半导体器件。所述半导体器件可以包括：有源区，其包括位线触点（BLC）区域、存储节点触点（SNC）区域以及沟道区；第一电极；介电层，其邻近所述第一电极并且设置在所述位线触点区域下方；以及第二电极，其设置在所述介电层上方并且包括虚设位线，其中，所述第一电极包括：N型离子注入区域，其位于所述沟道区中；存储节点触点，其设置在所述存储节点触点区域中；以及金属触点和金属线，其设置在所述存储节点触点上方，其中，所述第一电极、所述介电层以及所述第二电极构成电容器。

所述N型离子注入区域设置在以预定深度形成于所述有源区中的凹陷部下方。所述第二电极包括多晶硅层和金属层的层叠结构，所述金属层包括钨（W）。所述介电层包括选自如下群组中的任一者，所述群组包括氧化硅（SiO₂）、氮氧化硅（SiON）、诸如二氧化铪（HfO₂）或氧化钽（Ta₂O₅）的高k值材料、以及它们的组合。