[发明专利]晶体管及其制造方法

说明书

技术领域

本发明一般地涉及半导体技术领域，更具体地来说，涉及晶体管及其制造方法。

背景技术

用于高压应用的很多金属氧化物半导体场效应晶体管(MOS FET)都具有垂直结构。“垂直结构”或者有时被称为“垂直MOS晶体管”的术语是指垂直MOS晶体管的源极端子和漏极端子一个在另一个上方进行定位的配置。相反地，“平面MOS晶体管”是指平面MOS晶体管的源极端子和漏极端子基本定位在相同水平平面层的晶体管的配置。与占用半导体集成电路(IC)芯片中的相同面积的平面MOS晶体管相比，垂直MOS晶体管可用于承受更大的漏极-源极电压差和更大电流等级，并且被配置成具有较低的导通漏极-源极电阻。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种产品，包括：掺杂层，具有第一掺杂类型，所述掺杂层在其中限定沟槽，并且所述沟槽具有底面；主体结构，位于所述掺杂层上方，所述主体结构具有上表面并包括体区，并且所述体区具有不同于所述第一掺杂类型的第二掺杂类型；绝缘体，部分填充所述沟槽；以及第一导电部件，埋置在所述绝缘体中并且通过所述绝缘体与所述掺杂层和所述主体结构隔离，所述第一导电部件从与所述主体结构的上表面基本平齐的位置朝向所述沟槽的底面延伸，所述第一导电部件与所述掺杂层重叠一段重叠距离，所述重叠距离在0到2μm的范围内。

在该产品中，所述绝缘体包括含有氧化硅或氮化硅的材料。

在该产品中，所述第一导电部件包括含有多晶硅、铜、铝、铜铝合金或钨的材料。

在该产品中，所述第一导电部件和所述主体结构之间的最小距离在5nm到100nm的范围内。

在该产品中，所述主体结构进一步包括：第一区域，具有所述第二掺杂类型，并且所述第一区域的导电性大于所述体区域的导电性；以及第二区域，具有所述第一掺杂类型。

在该产品中，所述第一掺杂类型是N型掺杂，并且所述第二掺杂类型是P型掺杂。

该产品进一步包括：第二导电部件，埋置在所述绝缘体中并且通过所述绝缘体与所述第一导电部件隔离，所述第二导电部件从与所述主体结构的上表面基本平齐的位置朝向所述沟槽的底面延伸，所述第二导电部件具有与所述第一导电部件不重叠的延伸部分，其中：所述延伸部分具有延伸长度，所述第一导电部件具有下端，以及所述延伸长度在从所述第一导电部件的下端到所述沟槽的底面的距离的50％到95％的范围内。

在该产品中，所述第二导电部件包括含有多晶硅、铜、铝、铜铝合金或钨的材料。

在该产品中，所述第二导电部件和所述第一导电部件之间的最小距离在10nm到150nm的范围内。

在该产品中，所述第一导电部件具有相对于所述第二导电部件对称配置的两个导电构件。

该产品进一步包括：第三导电部件，埋置在所述绝缘体中并且通过所述绝缘体与所述第二导电部件隔离，所述第三导电部件从与所述主体结构的上表面基本平齐的位置延伸到所述沟槽的底面并且与所述沟槽的底面接触。

在该产品中，所述第三导电部件包括含有多晶硅、铜、铝、铜-铝合金或钨的材料。

在该产品中，所述第三导电部件和所述第二导电部件之间的最小距离在50nm到300nm的范围内。

在该产品中，所述第一导电部件具有相对于所述第三导电部件对称配置的两个导电构件。

在该产品中，所述第二导电部件具有相对于所述第三导电部件对称配置的两个导电构件。

根据本发明的另一方面，提供了一种形成产品的方法，所述方法包括：在掺杂层中形成沟槽，所述沟槽具有上部和下部，并且所述上部的宽度大于所述下部的宽度；沿着所述沟槽的下部的侧壁和所述沟槽的底面形成第一绝缘层；沿着所述沟槽的上部的侧壁形成栅极介电层；沿着所述栅极介电层的侧壁形成第一导电部件；将所述掺杂层的上部转换为主体结构，所述主体结构下方的其余掺杂层具有第一掺杂类型，并且所述主体结构具有体区，所述体区具有不同于所述第一掺杂类型的第二掺杂类型；在所述主体结构中形成第一区域，所述第一区域具有所述第二掺杂类型，并且所述第一区域的导电性大于所述主体结构的体区的导电性；以及在所述主体结构中形成第二区域，所述第二区域具有所述第一掺杂类型。

该方法进一步包括：形成覆盖所述第一导电部件和所述第一绝缘层的第二绝缘层；以及沿着所述第二绝缘层的侧壁和底面形成第二导电部件。