[发明专利]沟槽型金属-氧化物-半导体势垒肖特基器件的形成方法

说明书

技术领域

本发明属于半导体功率器件（Power Device）领域，特别是涉及一种沟槽型金属-氧化物-半导体势垒肖特基器件（Trench MOS Barrier Schottky，简称TMBS）的形成方法。

背景技术

随着半导体技术的不断发展，功率器件作为一种新型器件，被广泛地应用于磁盘驱动、汽车电子等领域。功率器件需要能够承受较大的电压、电流以及功率负载。而现有MOS晶体管等器件无法满足上述需求，因此，为了满足应用的需要，各种功率器件成为关注的焦点。

为了提高功率器件的交频特性，目前较为普遍的一种方法是在沟槽晶体管内集成肖特基势垒。

下面结合图1至图5对现有一种沟槽型金属-氧化物-半导体势垒肖特基器件的形成方法作简单介绍：

如图1所示，提供N⁺型半导体衬底1，半导体衬底1包括沟槽晶体管区域1a及肖特基势垒区域1b，半导体衬底1上形成有N^-型外延层2，外延层2表面形成有P型阱区3，外延层2的除阱区3以外的部分为外延层2a，沟槽晶体管区域1a的外延层2上形成有第一沟槽4，肖特基势垒区域1b的外延层2上形成有第二沟槽5，第一沟槽4及第二沟槽5的开口设置在外延层2表面S、底部位于阱区3下方的外延层2a内，第一沟槽4的侧壁和底部覆盖有二氧化硅层7，第一沟槽4内填充有多晶硅层6，第二沟槽5的侧壁和底部覆盖有二氧化硅层9，第二沟槽5内填充有多晶硅层8，第一沟槽4两侧的阱区3内形成有N⁺型源极区10，且源极区10形成在阱区3的表面。其中，第一沟槽4内填充的多晶硅层6作为沟槽晶体管的栅极，多晶硅层6与第一沟槽4之间的二氧化硅层7作为沟槽晶体管的栅介质层，源极区10作为沟槽晶体管的源极，N⁺型半导体衬底1作为沟槽晶体管的漏极。

如图2所示，在外延层2表面S上形成氧化层11、位于氧化层11上方的中间介电层(inter layer dielectric)12及位于介电层12上方的图形化光刻胶层13，其中，介电层12的厚度为h1，图形化光刻胶层13内形成有开口（未标识），该开口暴露出部分沟槽晶体管区域1a的介电层12。以图形化光刻胶层13为掩模进行刻蚀，以形成暴露出源极区10及阱区3的沟槽晶体管接触开口14。

结合图2及图3所示，去除图形化光刻胶层13，在介电层12及沟槽晶体管接触开口14上形成图形化光刻胶层15，图形化光刻胶层15内形成有开口（未标识），该开口暴露出部分肖特基势垒区域1b的介电层12，以图形化光刻胶层15为掩模进行第一刻蚀，以在介电层12内形成开口16，开口16暴露出剩余的介电层12，第一刻蚀之后位于开口16下方的剩余介电层12的厚度为h₂。

结合图3及图4所示，继续以图形化光刻胶层15为掩模进行第二刻蚀，以形成肖特基势垒接触开口17，肖特基势垒接触开口17的底部延伸至外延层2表面S下方，从而暴露出外延层2a及多晶硅层8，其中，肖特基势垒接触开口17进入外延层2的部分的深度为h₃，换言之，肖特基势垒接触开口17底部与外延层2表面S之间的距离为h₃。

结合图4及图5所示，去除图形化光刻胶层15，在介电层12、沟槽晶体管接触开口14及肖特基势垒接触开口17上形成第一金属层BL，然后在第一金属层BL上形成第二金属层M，第一金属层BL和第二金属层M共同构成金属层18，金属层18与沟槽晶体管接触开口14下方的源极区10及阱区3接触；金属层18与肖特基势垒接触开口17下方的外延层2a接触，从而构成肖特基势垒，其中，金属层18作为肖特基势垒的阳极，肖特基势垒区域1b的外延层2a作为肖特基势垒的阴极。