[发明专利]半导体集成器件形成方法

说明书

技术领域

本发明涉及半导体技术，特别涉及一种半导体集成器件形成方法。

背景技术

随着半导体器件的特征尺寸（CD，Critical Dimension）变得越来越小，半导体芯片的集成度越来越高，在单位面积上需要形成的器件数量和类型也越来越多，从而对半导体工艺的要求也越来越高。如何合理安排各种不同器件的位置、以及利用各器件制造的共同点来节约半导体工艺步骤和材料成为现在研究的热点。

在半导体器件制造中，多晶硅是一种很常用的导电材料，通常可以用于制作MOS晶体管的栅电极、高阻值多晶硅电阻、闪存的浮栅、控制栅等。

公开号为CN101465161A的中国专利文献公开了一种分栅式闪存，具体请参考图1，包括：半导体衬底10，位于所述半导体衬底10表面间隔排列的两个存储位单元50，位于所述两个存储位单元50之间的沟槽，位于所述沟槽的侧壁和底部表面的隧穿氧化层70，位于隧穿氧化层70表面且填充满所述沟槽的多晶硅字线40，位于所述半导体衬底10表面的导电插塞20，所述导电插塞20位于所述存储位单元50的两侧。其中，所述存储位单元50包括位于所述半导体衬底10表面的第一层氧化硅层51，位于所述第一层氧化硅层51表面的第一多晶硅浮栅52，位于所述第一多晶硅浮栅52表面的第二层氧化硅层53，位于所述第二层氧化硅层53表面的第一多晶硅控制栅54，覆盖所述第一层氧化硅层51、第一多晶硅浮栅52、第二层氧化硅层53、第一多晶硅控制栅54的氧化硅侧墙55。

目前，所述分栅式闪存与多晶硅电阻是分开制造的，即先在指定区域内形成分栅式闪存后，再在所述分栅式闪存表面形成掩膜层，然后在其他区域形成多晶硅电阻。但所述形成工艺的集成度较低，工艺步骤较多。

发明内容

本发明解决的问题是提供一种半导体集成器件形成方法，利用形成分栅式闪存中的多晶硅字线的同时形成多晶硅电阻，并且利用形成MOS晶体管栅极结构的工艺同时形成金属硅电阻的硅化物阻止层，从而大大节约了工艺成本，缩短了工艺周期。

为解决上述问题，本发明技术方案提供了一种半导体集成器件形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和与第一区域相对的第二区域，所述第一区域的半导体衬底表面形成有第一绝缘材料层，所述第一绝缘材料层表面形成有浮栅材料层，所述浮栅材料层表面形成第二绝缘材料层，在所述第二绝缘材料层表面形成控制栅材料层，所述第二区域的半导体衬底表面形成有隔离层；在所述第一区域的控制栅材料层表面和第二区域的隔离层表面形成具有开口的掩膜层，其中，位于第一区域的开口为第一开口，位于第二区域的开口为第二开口；在所述第一开口的侧壁形成第一侧墙，在所述第二开口的侧壁形成第二侧墙；对所述第一开口暴露出来的控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层进行刻蚀；利用同一形成工艺在所述第一开口、第二开口底部和侧壁表面形成第一氧化层，且在所述第一开口、第二开口内填充满多晶硅，其中第一开口内的多晶硅形成字线，第二开口内的多晶硅形成多晶硅电阻；去除所述掩膜层和被掩膜层覆盖的位于第一区域的控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层，直至暴露出半导体衬底，在第一区域形成分栅式闪存。

可选的，还包括：在所述多晶硅电阻表面形成第三绝缘层，所述第三绝缘层的两端暴露出多晶硅电阻表面，在所述暴露出的多晶硅电阻表面形成金属硅化物和导电插塞。

可选的，还包括：在所述多晶硅电阻表面形成第四绝缘层，在所述第四绝缘层表面形成第二多晶硅材料层，对所述第一区域和部分第二区域的第二多晶硅材料层、第四绝缘层进行刻蚀，暴露出所述多晶硅电阻的两端，在所述暴露出的多晶硅电阻表面形成金属硅化物和导电插塞。

可选的，所述半导体衬底还包括第三区域，所述第三区域用于形成MOS晶体管，所述第四绝缘层、第二多晶硅材料层与第三区域MOS晶体管的栅极结构中的栅介质层、多晶硅栅电极同时形成。

可选的，在所述暴露出的多晶硅电阻表面形成金属硅化物和导电插塞的同时，在所述分栅式闪存的字线表面形成金属硅化物和导电插塞。

可选的，所述第一侧墙和第二侧墙在同一形成工艺中形成。

可选的，通过控制第二开口的尺寸和第二侧墙的厚度，控制多晶硅电阻的宽度。

可选的，通过控制掩膜层的厚度，控制多晶硅电阻的高度。

可选的，所述掩膜层的材料为氮化硅。

可选的，所述第一开口、第二开口内的多晶硅掺杂有N型杂质离子或P型杂质离子。