[发明专利]一种基于同步静态随机存储器IP的异步静态随机存储器

权利要求书

1.一种基于同步静态随机存储器IP的异步静态随机存储器，其特征在于，包括一个异步控制电路（S0）和若干同步静态随机存储器IP，所述异步控制电路（S0）连接所述若干同步静态随机存储器IP。

2.如权利要求1所述的一种基于同步静态随机存储器IP的异步静态随机存储器，其特征在于，异步控制电路（S0）通过内部地址线、内部写使能线、内部片选线和内部时钟线连接所述若干同步静态随机存储器IP；所述若干同步静态随机存储器IP的数据输入线、数据输出线和外部的总数据线（DQ）相连。

3.如权利要求1所述的一种基于同步静态随机存储器IP的异步静态随机存储器，其特征在于，异步控制电路（S0）输入为异步信号，输出包含一个内部时钟信号CLK_async，用于触发同步静态随机存储器IP的操作。

4.如权利要求1或2所述的一种基于同步静态随机存储器IP的异步静态随机存储器，其特征在于，所述异步控制电路（S0）输入为异步信号，输出包含：内部地址A_int、内部写使能WEN_int和内部片选CEN_int<N-1:0>，作为同步静态随机存储器IP的输入；其中内部片选CEN_int<N-1:0>分别对N个同步静态随机存储器IP进行使能；只有当内部片选信号为‘0’时，对应的同步静态随机存储器IP被选中，并与外部的总数据线（DQ）连接；当内部时钟信号CLK_async上升沿到来时可以进行读写操作；N为正整数。

5.如权利要求1所述的一种基于同步静态随机存储器IP的异步静态随机存储器，其特征在于，异步控制电路（S0）包括：地址变化探测器（S1）、异步状态机（S2）、缓冲器和内部片选译码器（S3）。

6.如权利要求5所述的一种基于同步静态随机存储器IP的异步静态随机存储器，其特征在于，地址变化探测器（S1）在当输入的地址A发生变化时产生一个脉冲信号ATD；异步状态机（S2）的输入为写使能WEN、片选CEN和脉冲信号ATD，输出为内部时钟信号CLK_async；缓冲器对输入的地址A、写使能WEN和输出使能OEN进行缓冲，产生相应的输出信号：内部地址A_int、内部写使能WEN_int和内部输出使能OEN_int；内部片选译码器（S3）输入为地址A和片选CEN，根据片选地址进行译码，输出为内部片选CEN_int<N-1:0>，实现在N个同步静态随机存储器IP中选中一个；N为正整数。

7.如权利要求5所述的一种基于同步静态随机存储器IP的异步静态随机存储器，其特征在于，异步状态机（S2）包括：

RS寄存器（14），RS寄存器（14）的输入为R<1:0>和S<1:0>，输出为Q<1:0>和QN<1:0>，QN<1:0>是Q<1:0>的反信号；

第三反相器（2），第三反相器（2）的输入为片选CEN，输出为CEN的反信号CE；第二反相器（1）的输入为写使能WEN，输出为WEN的反信号WE；

第一与非门（3），第一与非门（3）的输入为ATD、CE和Q<1>，输出连接到第三与非门（5）的输入；第二与非门（4）的输入为WE和CE，输出连接到第三与非门（5）的输入；第三与非门（5）的输出为S<0>；

第四与非门（6），第四与非门（6）的输入为ATDN、WEN和Q<1>，输出连接到第六与非门（8）的输入；第五与非门（7）的输入为WEN和QN<1>，输出连接到第六与非门（8）的输入；第六与非门（8）的输出为R<0>；

第一与门（9），第一与门（9）的输入为CE和WEN，输出为S<1>；

第七与非门（10），第七与非门（10）的输入为WE和Q<0>，输出连接到第九与非门（12）的输入；第八与非门（11）的输入为CEN和QN<0>，输出连接到第九与非门（12）的输入；第九与非门（12）的输出为R<1>；

异或门（13），异或门（13）的输入为QN<1>和QN<0>，输出为CLK_ASYNC。