[发明专利]一种基于同步静态随机存储器IP的异步静态随机存储器

说明书

【技术领域】

本发明涉及静态随机存储器技术领域，特别涉及一种异步静态随机存储器。

【背景技术】

静态随机存储器（SRAM）是一种常见的随机存取存储器，广泛应用于集成电路领域。根据接口的不同，分为同步静态随机存储器和异步静态随机存储器。其中适用于集成电路片上系统（SoC:System on Chip）的同步静态随机存储器IP（IP：Intelligent Property）目前应用最为广泛，已经成为集成电路工艺线最基础的IP之一。每个成熟的同步静态随机存储器IP都经过了大规模的量产流片验证，具有很高的可靠性，并且能够提供包括详细版图，网表和时序信息等必要的设计数据。

异步静态随机存储器没有输入时钟信号，只能通过检测输入的写使能（WEN），片选（CEN）和地址（A）的变化，来触发相应的操作。而同步静态存储器的所有操作都是由输入时钟触发。

传统的异步静态随机存储器的设计遵循存储单元阵列、列译码和读写、行译码和控制电路的结构划分和设计流程。在整个设计流程中，一方面需要大量的人力和时间完成前面所述的每个结构的电路和版图设计；另一方面在第一次设计时由于没有足够的硅片测试结果供参考，从而使整个设计面临比较大的设计风险，往往需要浪费大量的资金和时间进行多次流片以达到设计要求。

【发明内容】

本发明的目的在于提出一种基于同步静态随机存储器IP的异步静态随机存储器，在保证满足设计要求的同时，尽可能的缩短设计周期，降低设计风险。

为实现上述目的，本发明采用如下技术方案：

一种基于同步静态随机存储器IP的异步静态随机存储器，包括一个异步控制电路和若干同步静态随机存储器IP，所述异步控制电路连接所述若干同步静态随机存储器IP。

本发明进一步的改进在于：异步控制电路通过内部地址线、内部写使能线、内部片选线和内部时钟线连接所述若干同步静态随机存储器IP；所述若干同步静态随机存储器IP的数据输入线、数据输出线和外部的总数据线相连。

本发明进一步的改进在于：异步控制电路输入为异步信号，输出包含一个内部时钟信号CLK_async，用于触发同步静态随机存储器IP的操作。

本发明进一步的改进在于：所述异步控制电路输入为异步信号，输出包含：内部地址A_int、内部写使能WEN_int和内部片选CEN_int<N-1:0>，作为同步静态随机存储器IP的输入；其中内部片选CEN_int<N-1:0>分别对应N个同步静态随机存储器IP进行使能；只有当内部片选信号为‘0’时，对应的同步静态随机存储器IP被选中，并与外部的总数据线连接；当内部时钟信号CLK_async上升沿到来时可以进行读写操作；N为正整数。

本发明进一步的改进在于：异步控制电路包括：地址变化探测器、异步状态机、缓冲器和内部片选译码器。

本发明进一步的改进在于：地址变化探测器在当输入的地址A发生变化时产生一个脉冲信号ATD；异步状态机的输入为写使能WEN、片选CEN和脉冲信号ATD，输出为内部时钟信号CLK_ASYNC；缓冲器对输入的地址A、写使能WEN和输出使能OEN进行缓冲，产生相应的输出信号：内部地址A_int、内部写使能WEN_int和内部输出使能OEN_int；内部片选译码器输入为地址A和片选CEN，根据片选地址进行译码，输出为内部片选CEN_int<N-1:0>；N为正整数。

本发明进一步的改进在于：异步状态机包括：

RS寄存器，RS寄存器的输入为R<1:0>和S<1:0>，输出为Q<1:0>和QN<1:0>，QN<1:0>是Q<1:0>的反信号；

第三反相器，第三反相器的输入为片选CEN，输出为CEN的反信号CE；第二反相器的输入为写使能WEN，输出为WEN的反信号WE；

第一与非门，第一与非门的输入为ATD、CE和Q<1>，输出连接到第三与非门的输入；第二与非门的输入为WE和CE，输出连接到第三与非门的输入；第三与非门的输出为S<0>；

第四与非门，第四与非门的输入为ATDN、WEN和Q<1>，输出连接到第六与非门的输入；第五与非门的输入为WEN和QN<1>，输出连接到第六与非门的输入；第六与非门的输出为R<0>；

第一与门，第一与门的输入为CE和WEN，输出为S<1>；