[发明专利]分栅式快闪存储器的PIP电容及制备方法

说明书

技术领域

本发明涉及半导体领域，特别涉及分栅式快闪存储器的PIP电容及制备方法。

背景技术

在目前的半导体产业中，由多种方法制备电容器，包括MOS电容、PIP(Poly-Insulator-Poly)电容、MIM(Metal-Insulator-Metal)电容等。相对于MOS电容，PIP电容特性好，线型度强，而且MOS电容需要用热氧化生长形成绝缘层，且需要对该绝缘层进行高掺杂。而PIP电容只需要CVD生长形成绝缘层，制备工艺简单且制备效率较高。而MIM电容通常使用器件内部的金属作为该电容的下电极，然后在该下电极上沉积绝缘介质层和金属层，接着依照电容图形进行光刻和刻蚀得到该电容的绝缘介质层和上电极，但是为便于其他器件与该电容器件进行电连接，需要在该上电极上再制备一层用于供其他器件与该电容连接的金属层，如此，将会增加半导体器件的尺寸，阻碍半导体器件向微型化方向发展。

在公开号为CN1012909911A(公开日：2008年10月22日)的中国专利文献中还能发现更多的PIP电容的信息。

在现有的分栅式快闪存储器的工艺中，PIP电容广泛用于防止噪音和模拟器件的频率调制。现有技术中，请参考图1和图2，在分栅式快闪存储器中形成PIP电容的工艺具体如下：

请参考图1，在衬底(图未示)上形成浅沟槽隔离结构101。

请参考图2，在所述浅沟槽隔离结构101上形成氧化硅层102和下电极多晶硅层103。在所述下电极多晶硅层103上形成氧化硅层104和上电极多晶硅层105。

现有技术形成的PIP电容器的单位电容值较小，使得PIP电容器占用芯片的面积较大，有碍半导体器件向微型化方向发展。

发明内容

本发明解决的问题现有技术形成的PIP电容器的单位电容值较小，使得PIP电容器占用芯片的面积较大，有碍半导体器件向微型化方向发展。

为解决上述问题，本发明提供一种分栅式快闪存储器的PIP单位电容的制备方法，包括：

提供半导体衬底，所述半导体衬底包括外围区和核心区，所述核心区用于形成分栅式快闪存储器的存储结构，所述外围区用于形成分栅式快闪存储器的外围电路；

在所述外围区的半导体衬底内形成隔离结构；

在所述隔离结构中形成至少一个第一沟槽；

在第一沟槽底部、侧壁、隔离结构表面形成第一多晶硅层，所述第一沟槽内的第一多晶硅层围成第二沟槽；

在第二沟槽底部、侧壁、所述第一多晶硅层表面形成介质层，所述第二沟槽内的介质层围成第三沟槽；

在所述第三沟槽的底部、侧壁、所述介质层表面形成第二多晶硅层。

可选的，所述第三沟槽内的第二多晶硅层围成第四沟槽。

可选的，所述第一多晶硅层与形成核心区中的字线时所用到的多晶硅层为同一层。

可选的，所述第一多晶硅层的形成方法为沉积。

可选的，所述介质层的材料为氧化硅。

可选的，所述隔离结构为浅沟槽隔离结构。

可选的，在所述隔离结构中形成至少一个第一沟槽的方法包括：

在所述隔离结构上形成图形化的光刻胶层，定义第一沟槽的位置，所述图形化的光刻胶层与去除核心区部分高度的隔离结构时所用到的图形化的光刻胶层为同一层；

以所述图形化的光刻胶为掩膜对所述隔离结构进行刻蚀，形成第一沟槽。

本发明还提供了一种PIP单位电容器，位于半导体衬底的外围区，所述半导体衬底还具有核心区，所述核心区具有所述分栅式快闪存储器的存储结构；所述外围区的半导体衬底具有隔离结构，所述隔离结构具有至少一个第一沟槽；

所述PIP电容包括：

位于所述第一沟槽底部、侧壁和所述隔离结构表面的第一多晶硅层，所述第一沟槽中的第一多晶硅围成第二沟槽；

位于所述第二沟槽底部、侧壁和所述第二沟槽表面的介质层，所述第二沟槽中的介质层围成第三沟槽；

位于所述第三沟槽底部、侧壁和所述介质层表面的第二多晶硅层。

可选的，所述第三沟槽内的第二多晶硅层围成第四沟槽。

可选的，所述隔离结构为浅沟槽隔离结构。

与现有技术相比，本发明的技术方案具有以下优点：