[发明专利]一种基于忆阻器的非挥发D触发器

说明书

技术领域

本发明属于数字电路技术领域，更具体地，涉及一种基于忆阻器的非挥发D触发器。

背景技术

触发器是一种应用在数字电路上且具有记忆功能的时序逻辑组件，可记录二进位制数字信号“0”和“1”，因此是构成时序逻辑电路以及各种复杂数字系统的基本逻辑单元。在各种类别的触发器中，又以D触发器应用最为广泛，其工作原理是当边沿触发的主从触发器工作时，在时钟信号边沿前加入输入信号，这样可大大缩短输入端受干扰的时间，降低干扰的可能性。

在现有技术中，由D触发器构成的时序电路通常仅能在稳定的电源供应下完成各种逻辑功能，而不具备断电保持的能力。如果在一些需要断电或者休眠时保持其中间工作状态的场合，则需要外加电路及存储单元来实现非挥发性。针对此问题，US2012/0014169A中公开了一种非挥发性存储锁存器，其中通过引入忆阻器存储阵列，以便利用忆阻器自身的特性来实现非挥发的能力。

然而，该方案中仅将忆阻器作为外部存储设备加以使用，这样在实践中仍然存在以下的缺陷或不足：第一，状态保持及处理的时间会大大增加；第二,需要复杂的时序控制电路，而且提高了硬件成本；第三，只是将忆阻器作为一个外部存储设备，并没有充分发挥其存储与处理结合的能力。有鉴于此，相关领域中亟需寻找新的解决方式，以便能够更好地利用忆阻器的特性并对D触发器的电路结构设计做出进一步改进。

发明内容

针对现有技术的以上缺陷或技术需求，本发明的目的在于提供一种基于忆阻器的非挥发性D触发器，其中通过将忆阻器作为触发器的组成部分并设计相应电路结构，这样既可利用忆阻器的阻变特性来实现触发功能，又能有效实现非挥发的存储性能，并尤其适用于一些对供电不稳定条件下状态保持要求更高的场合。

按照本发明，提供了一种基于忆阻器的非挥发D触发器，其特征在于，该D触发器采用主从锁存器结构，其中各个锁存器的电路中包括由两个忆阻器反相串联而成的忆阻器模块，并通过该忆阻器模块来执行非挥发的锁存功能，进而通过该非挥发锁存器实现非挥发D触发器。

通过以上构思，初始状态时，两个反相串联的忆阻器分别处于高阻和低阻状态，当施加正向电压时，由于电阻分压，大部分电压将落在高阻态的第一忆阻器上，另外小部分电压落在低阻态的第二忆阻器上；随着电压增大，当其超过第一忆阻器的阈值时，该忆阻器变为低阻态，此时两个忆阻器均呈现低阻状态，而加在第二忆阻器上的电压持续增大；随着正向电压继续增加并超过第二忆阻器的阈值时，该第二忆阻器将变为高阻态，此时大部分电压将落在第二忆阻器上，另外小部分电压落在低阻态的第一忆阻器上。施加反向电压的过程与此相类似。基于以上特性，本发明中可以通过控制忆阻器模块两端的电压范围来控制各个忆阻器的不同状态，相应地，在实现传统D触发器功能的同时，还能具备非挥发性的特点，因而适用于一些电源不稳定的应用领域，并保证运算的持续进行。

作为进一步优选地，各个锁存器除了所述忆阻器单元之外，还包括第一PMOS管、第二PMOS管、第三PMOS管、电阻，以及由第四PMOS管和NMOS管共同构成的反相器，其中：

所述第一PMOS管的栅极作为时钟信号输入端，其漏极接负电源，其源极与所述电阻的第一端相连；

所述第二PMOS管的栅极和所述电阻的第二端共同作为锁存器的信号输入端，其漏极与所述电阻的第一端相连，其源极与所述第三PMOS管的漏极相连；

所述第三PMOS管的栅极作为时钟信号输入端，其漏极与所述第二PMOS管的源极相连，其源极接正电源；

所述忆阻器模块的第一端与所述电阻的第一端相连，其第二端接地；

所述反相器的输入端为构成所述锁存器的两个反相串联忆阻器的中间点，其输出端作为锁存器的信号输出端。

作为进一步优选地，所述反相器可替换为比较器。

作为进一步优选地，所述忆阻器为基于氧化钽（TaO_x）材料的忆阻器。

总体而言，按照本发明的非挥发D触发器与现有技术相比，主要具备以下的技术优点：

1、通过采用反相串联的两个忆阻器来构建锁存器从而实现D触发器，能够充分利用忆阻器所具备的阻态差异和非挥发特性来实现触发功能和锁存功能，所构建的D触发器不仅具备传统触发器的功能，且具备非挥发性的特点，尤其适用于一些供电电源不稳定的应用领域，实现运算的持续进行。其与现有技术中引入外部存储设备的非挥发性解决方案相比，有着本质的不同，并为非挥发性数字电路提供了新的发展方向；