[发明专利]半导体结构制造方法及制成的结构

权利要求书

1.一种半导体结构的制造方法，包括：

提供一衬底，该衬底上具有一导体层；

形成一暂置层(dummy layer)于该导体层上，并对该暂置层与下方该导体层的至少一部份进行图案化，以形成多个沟道(trenches)；

填入一第一介电层于该多个沟道处，以形成多个第一介电件于该多个沟道；

移除该暂置层，以裸露出该多个第一介电件的部份；

形成一第二介电层于裸露出的该多个第一介电件，并图案化该第二介电层以于裸露出的该多个第一介电件的两侧各形成一间隙壁(spacer)；和

依据该多个间隙壁对该导体层进行图案化，以于该多个第一介电件的两侧各形成一图案化导体部。

2.根据权利要求1所述的制造方法，其中在依据该多个间隙壁对该导体层进行图案化的步骤中，所形成的该多个图案化导体部的一深宽比(Aspect ratio，＝h/w)是在10或10以上。

3.根据权利要求1所述的制造方法，其中该导体层是一堆栈层，包括多个导电层和多个绝缘层交错堆栈形成于该衬底上。

4.根据权利要求1所述的制造方法，是依据该多个间隙壁对该堆栈层进行图案化，以形成多个堆栈结构垂直形成于该衬底上，并裸露出一底导电层的部份，其中该多个第一介电件的两侧各形成一图案化顶导电部(patterned top conductive portion)，其中各该堆栈结构包括：

该底导电层作为一底部栅极(bottom gate)，其中该多个堆栈结构的该多个底部栅极是相互连接；

该多个导电层和该多个绝缘层分别作为多个栅极(gate)和多个栅极绝缘层(gate insulator)，是交错堆栈于该底部栅极上方；和

两该图案化顶导电部作为两条选择线(selection lines)分隔地位于该多个栅极上方且独立控制。

5.一种半导体结构，包括：

一衬底；

多个堆栈结构，垂直形成于一衬底上，各该堆栈结构包括：

多个导电层和多个绝缘层交错堆栈于该衬底上方；和

一顶导电层(top conducting layers)位于该多个导电层上方，且该顶导电层包括两个图案化顶导电部(patterned top conducting portions)且相隔一间距设置。

6.根据权利要求5所述的半导体结构，其中各该堆栈结构中该两个图案化顶导电部的该间距处更包括一介电材料。

7.根据权利要求5所述的半导体结构，其中各该图案化导体部的一深宽比(Aspect ratio)是在10或10以上。

8.一种半导体结构，包括：

一衬底；

一导体层，形成于该衬底上，该导体层包括：

一上部(upper portion)，具有多个上部图案(upper patterns)；和

一下部(lower portion)，位于该上部下方，具有多个下部图案(lowerpatterns)，

其中该多个上部图案的密度是该多个下部图案的密度的两倍。

9.根据权利要求8所述的半导体结构，其中该上部的厚度大于该下部的厚度。

10.根据权利要求8所述的半导体结构，其中各该上部图案的一深宽比(Aspect ratio)是在10或10以上。