[发明专利]半导体结构制造方法及制成的结构

说明书

技术领域

本发明的实施例是有关于半导体结构制造方法及其制成的结构，且特别是有关于一种利用自对准双图案工艺(Self-Aligned Double-PatterningProcess)制造半导体结构的方法。

背景技术

非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行存储单元平面的堆栈以达到具有更高储存容量的存储器结构。例如已有一些多层薄膜晶体管堆栈的与非门(NAND)型闪存结构被提出。

在提出的一些三维存储器结构中，除了有单栅极(Single-Gate)的存储单元，还包括了双栅极(double gate)的存储单元，和环绕式栅极(surroundinggate)的存储单元等等，使元件的开关速度与电流趋动都得以提升。然而，在追求尺寸微缩的电子世代，存储单元中的电荷捕捉复合层(如ONO复合层)占的空间越多，缩小存储单元尺寸时的考虑和困难就越多，对存储单元缩小越不利。因此，比起单栅极存储单元，双栅极和环绕式栅极存储单元中其电荷捕捉复合层(如ONO复合层)占较大空间会限制存储单元尺寸微缩的能力。再者，对非易失性存储器元件而言，电荷捕捉复合层本身就不容易缩小，若其厚度减至太薄，电荷保存能力(Charge retention)会有问题。因此缩小存储单元尺寸时仍须使电荷捕捉复合层具有足以良好保存电荷的厚度。另外，缩小存储单元尺寸不仅只是考虑电荷捕捉复合层，整体上需搭配考虑其他元件的设计规则也多，双栅极和环绕式栅极存储单元的元件设计复杂度较高也限制了三维存储器尺寸微缩的发展，若要使其兼具小尺寸和良好的各种电子特性，其高度的设计困难度势必耗费许多时间和大幅增加制造成本。

据此，相关设计者无不期望可以建构出一三维存储器结构，不但具有许多堆栈平面而达到更高的储存容量，更具有小尺寸和优异的电子特性(如具有良好的数据保存可靠性)，使缩小的存储器结构仍然可以被稳定和快速的如进行抹除和编程等操作。再者，三维存储器在工艺上是否因结构细长(ex：深宽比过高)而容易在制造中产生崩塌也是需要注意的项目之一。因此设计者也希望能透过不过度复杂的步骤和低制造成本，就能制造出操作快速稳定且结构稳固的三维存储器结构。

发明内容

有鉴于此，本发明是有关于一种半导体结构的制造方法及制成的结构。本发明的实施例是利用自对准双图案工艺(Self-Aligned Double-PatterningProcess)，迅速且简易地进行半导体结构的制作，所制作的结构亦十分稳固。

根据本发明的一实施例，提出一种半导体结构的制造方法，包括提供一衬底，衬底上具有一导体层；形成一暂置层(dummy layer)于导体层上，并对暂置层与下方该导体层的至少一部份进行图案化，以形成多个沟道(trenches)；填入一第一介电层于沟道处，以形成多个第一介电件于沟道；移除暂置层，以裸露出第一介电件的部份；形成一第二介电层于裸露出的第一介电件，并图案化第二介电层以于裸露出的第一介电件的两侧各形成一间隙壁(spacer)；和依据间隙壁对导体层进行图案化，以于第一介电件的两侧各形成一图案化导体部。

根据本发明的一实施例，提出一种半导体结构，包括一衬底和多个堆栈结构，垂直形成于一衬底上，各堆栈结构包括多个导电层和多个绝缘层交错堆栈于衬底上方；和一顶导电层(top conducting layers)位于导电层上方，且顶导电层包括两个图案化顶导电部(patterned top conducting layers)且相隔一间距设置。

根据本发明的一实施例，又提出一种半导体结构，包括一衬底和形成于衬底上的一导体层。导体层包括具有多个上部图案(upper patterns)的一上部(upper portion)，和具有多个下部图案(lower patterns)且位于上部下方的一下部(lower portion)，其中上部图案的密度是下部图案的密度的两倍。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1A～图1F绘示依照本发明第一实施例的半导体结构的制造方法的流程剖面图。

图2A～图2C分别绘示三种3D立体堆栈半导体结构的剖面图。

图3A为依照本发明一应用例的三维存储器结构的上视图。

图3B为依图3A的剖面线3B-3B所绘示的三维存储器结构的剖面示意图。