[发明专利]多芯片封装体

说明书

技术领域

本发明总体涉及半导体封装体，更具体涉及具有能够实现重量轻、薄、紧凑和小型化的新颖形状的多芯片封装体。

背景技术

在半导体封装体中，为了增加容量和扩展功能性，逐渐增加晶片状态下的集成度。此外，其中合并了至少两种半导体芯片或半导体封装体的半导体封装体被普及。

为了扩展在晶片状态下的半导体装置的功能性，在晶片制造工艺中需要充实的设备投资，发生大量的花费，并且应首先解决工艺中容易发生的各种问题。然而，在制造半导体芯片之后将半导体芯片组装为半导体封装体的过程中，可实现将至少两个半导体芯片或至少两个半导体封装体合并成一个封装体而不需解决前述问题。此外，当与在晶片状态下增加容量和扩展功能性相比时，因为该合并需要较低程度的设备投资且不产生大量的花费，所以半导体装置制造者已经在对合并型的半导体封装体（例如，系统级封装（system-in-package，SIP）、多芯片封装体（MCP）以及叠层封装体（package-on-package，POP））进行积极研究。

在这些合并型的半导体封装体中，多芯片封装体通过在一个封装中合并至少两个具有不同功能性的封装体而被制造。在多芯片封装体的示例中，采用这样的结构，其中多个存储器芯片堆叠在基板上，控制器芯片堆叠在堆叠的存储器芯片上，并且存储器芯片和基板以及控制器芯片和基板采用布线电连接。

然而，即使在这样的多芯片封装体中，封装体的厚度也因堆叠在存储器芯片上的控制器芯片的存在而增加，并且用于连接控制器芯片和基板的布线很可能与连接存储器芯片的布线短路。为了防止与控制器芯片连接的布线和与存储器芯片连接的布线短路，连接控制器芯片和基板的布线形成得长。因此，设计复杂，封装体的尺寸增加，并且很可能在模制工艺中发生诸如布线偏移（wire sweeping）和布线损坏的失效。

发明内容

实施例涉及具有能实现重量轻、薄、紧凑和小型化的新颖形状的多芯片封装体。

在实施例中，多芯片封装体包括：主基板；多个第一半导体芯片，堆叠在主基板的上表面上并且具有与主基板电连接的接合焊垫；以及半导体封装体，粘附到堆叠的第一半导体芯片的侧表面并且与主基板电连接。

半导体封装体可包括：子基板，包括安装部分和连接部分，安装部分粘附到堆叠的第一半导体芯片的侧表面且具有第一焊垫，连接部分从安装部分弯曲和延伸，放置在主基板的上表面上并且具有与第一焊垫和主基板电连接的第二焊垫；以及第二半导体芯片，设置在安装部分的的另一表面上，并且具有与第一焊垫电连接的接合焊垫，安装部分的另一表面背对安装部分的粘附到堆叠的第一半导体芯片的侧表面的一个表面。

多芯片封装体还可包括固定构件，形成在连接部分和主基板之间并且使连接部分和主基板彼此固定。

子基板可包括柔性基板、硅基板和引线框基板中的任何一者。

第一半导体芯片和第二半导体芯片可为不同种类的芯片。例如，第一半导体芯片可为存储器芯片，并且第二半导体芯片可为控制器芯片。

主基板还可具有其中安装半导体封装体的凹槽。在此情况下，半导体封装体可包括：子基板，包括安装部分和连接部分，安装部分粘附到堆叠的第一半导体芯片的侧表面且具有第一焊垫，连接部分从安装部分延伸，安装到主基板的凹槽中并且具有与第一焊垫和主基板电连接的第二焊垫；以及第二半导体芯片，设置在安装部分的另一表面上，并且具有与第一焊垫电连接的接合焊垫，安装部分的另一表面背对安装部分的粘附到堆叠的第一半导体芯片的侧表面的一个表面。

多芯片封装体还可包括电连接第一半导体芯片的接合焊垫和主基板的连接构件。另外，各个第一半导体芯片还可具有与接合焊垫电连接的贯穿电极，并且第一半导体芯片可堆叠在主基板上使得贯穿电极彼此连接且与主基板电连接。

第一半导体芯片可垂直堆叠为使得第一半导体芯片的侧表面对齐，并且半导体封装体可粘附到第一半导体芯片的对齐的侧表面。

第一半导体芯片可以实质上台阶状形状堆叠使得接合焊垫被暴露。在此情况下，第一半导体芯片的每一个，在其背对其上设置有接合焊垫的一端的另一端上，可具有面对主基板的台阶表面，并且半导体封装体可粘附到第一半导体芯片的台阶表面和第一半导体芯片的与台阶表面连接的侧表面。

多芯片封装体还可包括第二粘合剂构件，使得第一半导体芯片的侧表面和半导体封装体彼此连接。此外，多芯片封装体还可包括模制部分，模制部分密封主机板的包括第一半导体芯片和半导体封装体的上表面。