[发明专利]基于相同FPGA乘法器资源实现的任意抽取数字下变频方法

权利要求书

1.一种基于相同FPGA乘法器资源实现的任意抽取数字下变频方法，其特征在于步骤如下：

步骤1：将XMHz数据率的数据与数字本振产生的正弦相乘得到混频后的数据I_mix(0)，与数字本振产生的余弦数据相乘得到混频后的Q_mix(0)；

步骤2：采用移位寄存器对数据I_mix(0)进行N个XMHz时钟周期的延时，得到I_mix(1N)；所述N为抽取率；

采用移位寄存器对数据I_mix(1N)进行N个XMHz时钟周期的延时，得到I_mix(2N),采用同样的方法分别得到I_mix(3N)、I_mix(4N)、I_mix(5N)、I_mix(6N)、I_mix(7N)、I_mix(8N)、I_mix(9N)、I_mix(10N)；

所述N为抽取率；

步骤3：使用可变延时的移位寄存器，以输入的I_mix(9N)数据中的N个数据为一组，奇数组与相邻的偶数组相互交换，得到输出数据I_mix(11N)；

步骤4：采用移位寄存器对数据I_mix(11N)进行N个XMHz时钟周期的延时，得到I_mix(12N),采用同样的方法分别得到I_mix(13N)、I_mix(14N)、I_mix(15N)、I_mix(16N)、I_mix(17N)、I_mix(18N)、I_mix(19N)、I_mix(20N)；

步骤5：产生系数对称的20N阶抽取滤波器权系数，将其中系数的第1～2N存在只读存储器ROM1中、系数的第2N+1～4N存在只读存储器ROM2中、系数的第4N+1～6N存在只读存储器ROM3中、系数的第6N+1～8N存在只读存储器ROM4中、系数的第8N+1～10N存在只读存储器ROM5中；

步骤6：以两倍速率时钟2XMHz为时钟，以复位信号sclr上升沿为起始，同步计数产生数据选择信号sel信号、flag信号以及滤波器系数读地址raddr；

当sel信号为0时，I_2x(1N)等于I_mix(1N)、I_2x(1N)等于I_mix(3N)、I_2x(3N)等于I_mix(5N)、I_2x(4N)等于I_mix(7N)、I_2x(5N)等于I_mix(9N)、I_2x(6N)等于I_mix(11N)、I_2x(7N)等于I_mix(13N)、I_2x(8N)等于I_mix(15N)、I_2x(9N)等于I_mix(17N)、I_2x(10N)等于I_mix(19N)；

当sel信号为1时，I_2x(1N)等于I_mix(2N)、I_2x(1N)等于I_mix(4N)、I_2x(3N)等于I_mix(6N)、I_2x(4N)等于I_mix(8N)、I_2x(5N)等于I_mix(10N)、I_2x(6N)等于I_mix(12N)、I_2x(7N)等于I_mix(14N)、I_2x(8N)等于I_mix(16N)、I_2x(9N)等于I_mix(18N)、I_2x(10N)等于I_mix(20N)；

步骤7：

将I_2x(1N)、I_2x(10N)送给乘法器模块1的A和D端，I_2x(1N)对应的滤波器系数送给乘法器模块1的B端；所述的乘法器模块1为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM1中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；

将I_2x(2N)、I_2x(9N)送给乘法器模块2的A和D端，I_2x(2N)对应的滤波器系数送给乘法器模块2的B端；所述的乘法器模块2为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM2中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；

将I_2x(3N)、I_2x(8N)送给乘法器模块3的A和D端，I_2x(3N)对应的滤波器系数送给乘法器模块3的B端；所述的乘法器模块3为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM3中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；

将I_2x(4N)、I_2x(7N)送给乘法器模块4的A和D端，I_2x(4N)对应的滤波器系数送给乘法器模块4的B端；所述的乘法器模块4为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM4中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；

将I_2x(5N)、I_2x(6N)送给乘法器模块5的A和D端，I_2x(5N)对应的滤波器系数送给乘法器模块5的B端；所述的乘法器模块5为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM5中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；

步骤8：将flag信号产生时延时N个周期得到有效信号fir_v，当fir_v为1时，将五个乘法器的输出数据P1、P2、P3、P4和P5进行求和得到任意抽取的DDC的I路输出；

以Q_mix(0)数据替换I_mix(0)，按照步骤2~步骤8的处理方法，得到任意抽取的DDC的Q路输出。