[发明专利]晶体管隔离结构及其制造方法

说明书

技术领域

本发明属于半导体器件领域，具体地说，涉及一种抗总剂量辐射的晶体管隔离结构及其制造方法。

背景技术

近半个多世纪以来，集成电路行业的迅猛发展为信息时代的来临提供了硬件上的保障，其应用渗透到了社会的各个方面，包括具有恶劣环境的航空航天、军事、核电等领域。在这些环境下，集成电路器件可能受到各种粒子的辐射效应，导致性能的退化，工作状态的波动或翻转甚至元器件的物理破坏。

众所周知，金属-氧化物-半导体场效应晶体管（MOSFET）是集成电路领域的重要元器件，具有高速、高集成度、低成本、低功耗等众多优点。典型的晶体管MOS器件包括栅极、源极、漏极和衬底四端，采用浅沟槽隔离(shallow trench isolation，STI）结构。图1为现有技术中浅沟槽隔离的结构示意图。如图1所示，当器件处于辐射环境中，辐射粒子会使STI区101的二氧化硅绝缘层中产生氧化物陷阱电荷，以及二氧化硅/硅衬底102的界面陷阱电荷。对于NMOS器件而言，衬底是P型的。STI区二氧化硅受辐射后产生的正电荷将导致与其相邻的P型衬底表面耗尽，甚至反型。这样导致器件内部的源漏之间、以及器件与器件之间产生泄漏电流的寄生沟道。图2示意画出了器件内部源极201和漏极202之间的寄生沟道212，位于栅极203下方的临近STI区204的半导体衬底隔离沟槽表面。该漏电通路不受栅极203控制，将使得集成电路的静态功耗上升，导致电路可靠性的退化甚至功能的失效。这便是辐射环境下引起总剂量效应的原因。

为了尽可能降低总剂量效应，现有技术中，对传统的浅沟槽隔离结构STI进行了改进，转而在器件的版图结构中采用环形栅结构，保证器件的源区或漏区中的一个不与STI区相邻，因而从本质上杜绝了源漏之间的泄漏通道。但是，这种结构占据的版图面积大，栅电阻大，并且器件之间泄漏通道仍然存在。另外，现有技术中有对浅沟槽隔离结构STI区绝缘层的结构或材质作一定的改进，抑制寄生沟道的开启，如中国专利CN101661938、CN101667578。但是，无论是那种方法，一定程度上增加了工艺的复杂度，使得晶体管器件的制造成本增加。

发明内容

本发明所要解决的技术问题是提供一种抗总剂量辐射效应的晶体管隔离结构及其制造方法，用以简化工艺的复杂度，降低晶体管MOS器件的制造成本。

为了解决上述技术问题，本发明提供了一种晶体管隔离结构，其包括：半导体衬底、设置在所述半导体衬底上的隔离沟槽，所述隔离沟槽内表面设置有半导体缓冲层，设置有半导体缓冲层的所述沟槽中填充有绝缘层，所述半导体缓冲层的禁带宽度大于所述半导体衬底的禁带宽度。

优选地，所述半导体衬底的材料为硅，所述半导体缓冲层的材料为碳化硅。

优选地，所述半导体缓冲层的厚度为3~15nm。

本发明还提供了一种制造上述晶体管隔离结构的方法，其包括：

在半导体衬底上设置隔离沟槽；

在所述隔离沟槽的内表面设置半导体缓冲层；

在设置有半导体缓冲层的所述沟槽中填充绝缘层；

其中，所述半导体缓冲层的禁带宽度大于所述半导体衬底的禁带宽度。

优选地，在本发明的一实施例中，所述在半导体衬底上设置隔离沟槽包括：

在半导体衬底上形成过渡绝缘层；

通过光刻保留、去除光刻胶的方式分别在所述过渡绝缘层上形成有源区和隔离区；

刻蚀掉隔离区的所述过渡绝缘层和部分所述半导体衬底形成隔离沟槽，再去除所述有源区的光刻胶。

优选地，在本发明的一实施例中，所述半导体衬底的材料为硅，所述半导体缓冲层的材料为碳化硅。

优选地，在本发明的一实施例中，所述半导体缓冲层的厚度为3~15nm。

优选地，在本发明的一实施例中，所述在设置半导体缓冲层的所述沟槽中填充绝缘层包括：

在所述有源区、隔离区沉积绝缘材料，使所述有源区的所述过渡绝缘层被所述绝缘材料所覆盖，所述隔离区的所述隔离沟槽中填充有所述绝缘材料；

通过平整化处理，去除所述有源区的所述过渡绝缘层表面的所述绝缘材料，以及所述隔离区的高于周围所述过渡绝缘层表面高度的所述绝缘材料，保留填充在所述隔离沟槽中的所述绝缘材料；

去除所述有源区的所述过渡绝缘层。

优选地，在本发明的一实施例中，去除所述有源区的所述过渡绝缘层时采用湿法腐蚀。