[发明专利]一种钱搜索电路及基于该钱搜索电路的ECC解码装置及方法

权利要求书

1.一种钱搜索电路，其特征在于，该电路包括t个子模块、t×(P-1)个移位寄存器，以及P个加法器和P-1个除法器，所述t个子模块中每个子模块均包括一个乘法器、一个两输入选择器(MUX)和一个D触发器，所述t个子模块和一加法器构成第P通道；每t个移位寄存器和一个加法器及一个除法器构成一个通道，构成第一至第P-1通道；

其中，第P通道中，t个子模块中t个两输入选择器的一输入端依次为错误多项式的t+1个系数δ₀、δ₁、δ₂、δ₃、……δ_t；每个两输入选择器的输出端均与乘法器的输入端相连作为一个乘数，t个乘法器的另一输入端依次为t个伽罗华域数；t个乘法器的输出端均与第P通道加法器的输入端连接，同时t个乘法器中每个乘法器的输出端均经一D锁存器后连接至其所在子模块的两输入选择器的一输入端；所述加法器还有一个加数为δ₀；

所述第一至第P-1通道中，每个通道的第一个移位寄存器的输入端与第P通道子模块一的两输入选择器的输出端相连；每个通道的第二个移位寄存器的输入端与第P通道子模块二的两输入选择器的输出端相连；每个通道的第三个移位寄存器的输入端与第P通道子模块三的两输入选择器的输出端相连；依次类推，第P-1通道的第t个移位寄存器的输入端与第P通道子模块t的输出端相连；

所述第一至第P-1通道中，t个移位寄存器的输出均与加法器的输入端相连；所述P-1个通道的加法器有一个共同的加数δ₀；所述加法器的输出端分别与同一通道内除法器的输入端相连作为除法器的被除数，所述除法器的被除数均为伽罗华域的本元多项式的n次幂，其中n等于该第P通道内最大的移位数；所述第一通道的t个移位寄存器依次左移1至t位、第二通道的t个移位寄存器依次左移2、2×2、3×2、……t×2；第三个通道的t个移位寄存器依次左移3、2×3、3×3、……t×3；……依此类推，第P-1个通道的t个移位寄存器依次左移P-1、2×(P-1)、3×(P-1)、……t×(P-1)；

其中，t和P均为自然数，所述t为纠错能力数，P为通道数。

2.一种如权利要求1所述的钱搜索电路，其特征在于，权利要求1所述第P通道中，所述t个乘法器的另一输入端依次为t个伽罗华域数可替换为：

所述第P通道子模块一中输入信号α^p与初始值Initl_1通过一两输入选择器选择后输入乘法器；所述第P通道子模块二中输入信号α^2p与初始值Initl_2通过一两输入选择器选择后输入乘法器；所述第P通道子模块三中输入信号α^3p与初始值Initl_3通过一两输入选择器选择后输入乘法器；依次类推，所述第P通道子模块t中输入信号α^tp与初始值Initl_t通过一两输入选择器选择后输入乘法器，所述t个初始值Initl_1至Initl_t均在选定的伽罗华域里。

3.根据权利要求1或2所述的钱搜索电路，其特征在于，对纠错能力为72比特的存储器，所述t等于72。

4.根据权利要求1或2所述的钱搜索电路，其特征在于，所述通道数不大于40。

5.根据权利要求1或2所述的钱搜索电路，其特征在于，所述加法器为有限域加法器，所述乘法器为有限域乘法器，所述除法器为有限域除法器。

6.基于权利要求1或2所述钱搜索电路的一种ECC解码装置，其特征在于，该解码装置包括伴随式校正子计算模块、有限域乘法器组、关键方程系数求解模块、钱搜索模块及解码状态控制模块；其中，伴随式校正子计算模块计算得到伴随式校正子及起始信号，输入至关键方程系数求解模块，得到同步信号和数据正确标志信号，输入至解码状态控制模块，所述解码状态控制模块输出开始信号至关键方程系数求解模块，得到错误多项式系数输入至钱搜索模块，得到错误位置值和钱搜索结束信号至解码状态控制模块，所述关键方程系数求解模块和钱搜索模块均与有限域乘法器相连。