[实用新型]扇出晶圆级半导体芯片三维堆叠封装结构

说明书

技术领域

本实用新型涉及一种半导体封装技术，特别涉及一种扇出晶圆级半导体芯片三维堆叠封装结构。

背景技术

由于人们对于电子封装产品高密度、多功能、小型化、轻型化的需求日益迫切，三维系统级封装顺应了这种潮流，目前、三维电子封装技术取得了突飞猛进的发展。利用硅通孔(Through Silicon Via)技术实现半导体芯片的三维堆叠，实现了在三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能，但也存在着工艺成本相对较高的缺点。

晶圆级封装(Wafer Level Packaging；WLP)是在整片晶圆上完成，直接在晶圆上进行封装测试，完成之后才切割制成单颗半导体芯片。传统的WLP封装多采用扇入(Fan in)型态，但是随I/O数目增加，对球距要求趋于严格，因此变化衍生出扇出(Fan out)、扇入(Fan in)及Fan out相互运用等各式新型，其概念已跳脱传统WLP封装。

发明内容

本实用新型的目的是针对已有技术中存在的缺陷，提供一种扇出晶圆级半导体芯片三维堆叠封装结构。本实用新型包含数个扇出晶圆级半导体芯片封装体，多个封装体之间的凸点阵列及高分子保护材料，每个扇出晶圆级半导体芯片封装体包括：数个半导体芯片、载片、贴片材料、模塑料、数个再分布层、通孔、填充导电材料、凸点，其特征在于所述的扇出晶圆级半导体芯片封装体的第一半导体芯片背面及第二半导体芯片背面经由贴片材料键合在一起，并经模塑料密封成一个整体，第一半导体芯片正面的有源面及第二半导体芯片正面的有源面暴露在模塑料之外，并与模塑料的上下表面在同一平面上，在半导体芯片区域之外的模塑料上制作垂直通孔，通孔内填充有导电材料，在模塑料密封体的上下表面分别制作第一再分布层与第二再分布层，在第一再分布层与第二再分布层上分别设有凸点，通过再分布层的导电金属层连接第一半导体芯片、第二半导体芯片、通孔中的导电材料以及凸点，实现第一半导体芯片与第二半导体芯片之间的电互联，将多个扇出晶圆级半导体芯片封装体堆叠，在多个扇出晶圆级半导体芯片封装体之间设有保护凸点阵列的高分子胶层，经凸点阵列及通孔内导电材料实现不同扇出晶圆级半导体芯片封装体之间的电互连。

所述第一半导体芯片及第二半导体芯片，两个半导体芯片的尺寸相同或不同，第一半导体芯片背面及第二半导体芯片背面通过键合工艺经由贴片材料键合在一起，或第一半导体芯片背面及第二半导体芯片背面分别通过键合工艺经由贴片材料键合到载片上，载片的尺寸比半导体芯片大或比半导体芯片小，载片的材料为硅材料或金属，载片上设有用于增强固定作用的固定通孔，其形状为方形或圆形，贴片材料为有铅焊料或无铅焊料、金锡焊料或金硅焊料或高分子贴片材料。

所述数个扇出晶圆级半导体芯片封装体中的第二半导体芯片及第三半导体芯片的尺寸比第一半导体芯片小，通过键合工艺将第二半导体芯片及第三半导体芯片的背面与第一半导体芯片背面键合一起。

所述第一半导体芯片及第二半导体芯片经键合或不经键合，直接通过夹具的辅助由模塑料密封成一个整体，第一半导体芯片及第二半导体芯片的有源面露出模塑料密封体，且与模塑料密封体上下表面在同一个平面上。

所述模塑料密封体上制作有垂直通孔，通孔的形状为圆孔或方孔，其直径在5um～300um，深宽比在1∶1～1∶15之间，通孔的间距在30um～500um，通孔的排布为单圈分布或多圈分布。

所述通孔内通过沉积工艺或电镀工艺填充有导电填充材料，其材料为导电胶或有铅焊料或无铅焊料或金属铜或铝或钨。

所述第一再分布层与第二再分布层分别经光刻或刻蚀或沉积或溅射或电镀工艺制作在第一半导体芯片及第二半导体芯片的模塑料密封体的正反表面上，再分布层包含了绝缘层，金属导电层，绝缘层的材料为高分子材料，金属导电层的材料为：金或铝或镍或铜或钛，第一再分布层与第二再分布层为两层结构或多层结构。

所述凸点阵列经植球或丝网印刷工艺制作在模塑料密封体上下表面的第一再分布层与第二再分布层上，其材料为有铅焊料凸点或无铅焊料凸点或金凸点或铜柱或焊料凸点。

本实用新型的优点是能有效提高三维封装的密度，减小封装体的厚度，且工艺流程简单，成本低，可靠性高。

附图说明

图1扇出晶圆级半导体芯片三维堆叠封装结构示意图；

图2实施例一的结构示意图；

图3实施例一第一半导体芯片与第二半导体芯片背对背键合示意图；

图4实施例一注塑工艺实现第一半导体芯片与第二半导体芯片密封示意图；