[实用新型]一种SRAM位线漏电流补偿电路

说明书

技术领域

本实用新型涉及一种SRAM位线漏电流补偿电路，属于集成电路设计技术领域。 

背景技术

在如今的SRAM（静态随机存储器）应用中，越来越多的问题会随着技术的不断进步而不断凸显出来。其中一个重要的问题就是SRAM中的漏电流会随着器件阈值电压的不断减小而呈指数级不断增大。虽然漏电流在SRAM电路中的存在不可避免，但是过大的漏电流对SRAM的影响却是不能被忽略的，当SRAM电路中存在较大的位线漏电流时，会造成两根位线间的电压差的减小从而会导致后续电路无法正确识别信号，特别是过大的位线漏电流会对SRAM的正常读操作产生不可忽视的影响，因为它的存在会严重干扰后续电路SA对信号的正确识别。因此，当SRAM的位线上存在较大位线漏电流时，就必须采取措施以消除位线漏电流对SRAM电路的不利影响，从而增强电路的稳定性。

对于位线上存在较大漏电流的问题，K. Agawa, H. Hara, T. Takayanagi, and T. Kuroda在2001的一篇名为《A Bitline Leakage Compensation Scheme for Low-Voltage SRAMs》的JSSC的文章中阐明了其所提出的位线漏电流补偿电路，虽然该种结构的补偿电路在理论上可以实现位线漏电流的补偿目的，消除电路中存在较大漏电流时对SRAM电路造成的不利影响，但是由于其采用的是预先检测漏电流然后全部补偿的漏电流补偿方式，故而在实际的电路实现中可能会存在SRAM性能出现下降的问题。

发明内容

本实用新型的目的是通过增加辅助电路对存在较大位线漏电流的SRAM电路进行补偿，从而消除电路中较大位线漏电流对电路所产生的不利影响。

为实现上述目的，本实用新型所采用的技术方案如下： 

一种SRAM位线漏电流补偿电路，其特征是，该电路作为SRAM电路的辅助电路，设有两个完全相同的补偿电路共同实现对SRAM电路（主电路）的辅助补偿。每个补偿电路包括五个PMOS管P1~P5和六个NMOS管N1~N6；PMOS管P1~P5的源端均分别与各自的体端连接并连接电源电压VDD，NMOS管N1~N6的体端均连接电源地VSS，NMOS管N1的源端、NMOS管N2的源端、NMOS管N6的源端均分别与各自的体端连接， PMOS管P1的漏端连接NMOS管N1的漏端，PMOS管P1的栅端与PMOS管P2的栅端及漏端、PMOS管P3的漏端以及NMOS管N3的漏端连接在一起，PMOS管P3的栅端与PMOS管P4的栅端及漏端、PMOS管P5的栅端以及NMOS管N4的漏端连接在一起，PMOS管P5的漏端与NMOS管N1的栅端、NMOS管N2的栅端及漏端以及NMOS管N5的漏端连接在一起，NMOS管N5的源端与NMOS管N6的漏端、NMOS管N3的源端以及NMOS管N4的源端连接在一起，NMOS管N6的栅端与外接控制信号连接；一个补偿电路中的NMOS管N4的栅端及NMOS管N1的漏端分别与另一个补偿电路中的NMOS管N1的漏端及NMOS管N4的栅端连接后，分别与SRAM电路的两根位线连接。

本实用新型的优点及显着效果：本实用新型电路作为SRAM电路的辅助电路，采用的位线漏电流补偿电路完全放弃了现有技术的那种补偿机制，通过在正常工作状态下检测SRAM电路中两根位线上的电位变化率的变化情况，能够自动让SRAM电路中放电较慢的一端位线信号放电更慢，让SRAM电路中放电较快的一端位线信号放电更快，从而消除SRAM位线上较大漏电流对主电路的不利影响，为后续电路信号的正确识别提供帮助。

附图说明

图 1 是本实用新型的补偿电路原理图（两个相同电路中的一个）；

图 2 是用于模拟SRAM中存在较大位线漏电流的电路模型；

图 3 是用于分析本实用新型的简化电路模型；

图 4 是将本实用新型电路放入图2的电路模型后的总电路原理图；

图 5 是未加位线漏电流补偿电路的信号仿真波形图；

图 6 是放入位线漏电流补偿电路的信号仿真波形图。

具体实施方式