[实用新型]实现数据同步的装置

权利要求书

1.一种实现数据同步的装置，包括：

时钟转换模块，用于将差分时钟信号转换为单端时钟信号；

第一寄存器；

逻辑处理电路，与所述第一寄存器连接，用于对所述第一寄存器输出的数据信号进行逻辑处理；

第二寄存器，与所述逻辑处理电路连接，用于采用所述差分时钟信号对所述逻辑处理电路输出的数据信号进行采样得到输出数据信号；

其特征在于，还包括：

延时信号生成模块，与所述时钟转换模块连接，用于对所单端时钟信号进行延时，生成延时不同的三路以上时钟信号，所述三路以上时钟信号中的一路时钟信号与所述逻辑处理电路输出的数据信号同步；

三个以上第三寄存器，与所述延时信号生成模块连接，用于同时采用所述差分时钟信号分别对所述三路以上时钟信号进行采样；

判断模块，与所述三个以上第三寄存器连接，用于根据所述三个以上第三寄存器输出的信号，判断所述差分时钟信号的采样沿是否位于所述逻辑处理电路输出的数据信号的无效区内；

时钟反相模块，与所述判断模块和所述第一寄存器连接，用于当所述判断模块判定所述差分时钟信号的采样沿位于所述逻辑处理电路输出的数据信号的无效区时，对所述单端时钟信号进行反相，将反相后的单端时钟信号发送给所述第一寄存器，当所述判断模块判定所述差分时钟信号的采样沿位于所述逻辑处理电路输出的数据信号的有效区时，直接将所述单端时钟信号发送给所述第一寄存器；

所述第一寄存器用于采用所述时钟反相模块发送的单端时钟信号对所述输入数据信号进行采样。

2.根据权利要求1所述的装置，其特征在于，所述三路以上时钟信号包括三路时钟信号，所述三路时钟信号包括第一路时钟信号、第二路时钟信号和第三路时钟信号，所述第二路时钟信号与逻辑处理电路输出的所述数据信号同步，所述第一路时钟信号超前所述第二路时钟信号，所述第三路时钟信号滞后所述第二路时钟信号，所述第一路时钟信号与所述第二路时钟信号的时间差以及所述第三路时钟信号与所述第二路时钟信号的时间差均大于所述无效区的时长；

所述三个以上第三寄存器包括三个第三寄存器。

3.根据权利要求2所述的装置，其特征在于，所述判断模块包括：

判定单元，与所述三个第三寄存器连接，用于对所述三个第三寄存器输出的信号进行如下处理得到错误判定信号：其中，err为所述错误判定信号，a为对所述第一路时钟信号进行采样后得到的信号，b为对所述第二路时钟信号进行采样后得到的信号，c为对所述第三路时钟信号进行采样后得到的信号；

与门，与所述判定单元连接，用于对所述错误判定信号和复位信号进行与运算，所述复位信号为低电平有效；

输出电路，与所述与门连接，包括并联连接的第四寄存器和反相器，所述反相器的时钟信号为所述与门输出的信号，所述输出电路的输出信号发送给所述时钟反相模块。

4.一种实现数据同步的装置，包括：

时钟转换模块，用于将差分时钟信号转换为单端时钟信号；

第一寄存器，与所述时钟转换模块连接，用于采用所述单端时钟信号对输入数据信号进行采样；

逻辑处理电路，与所述第一寄存器连接，用于对所述第一寄存器输出的数据信号进行逻辑处理；

第二寄存器，与所述逻辑处理电路连接，用于采用所述差分时钟信号对所述逻辑处理电路输出的数据信号进行采样得到输出数据信号；

其特征在于，还包括：

延时信号生成模块，与所述时钟转换模块连接，用于对所单端时钟信号进行延时，生成延时不同的三路以上时钟信号，所述三路以上时钟信号中的一路时钟信号与所述逻辑处理电路输出的数据信号同步；

三个以上第三寄存器，与所述延时信号生成模块连接，用于同时采用所述差分时钟信号分别对所述三路以上时钟信号进行采样；

判断模块，与所述三个以上第三寄存器连接，用于根据所述三个以上第三寄存器输出的信号，判断所述差分时钟信号的采样沿是否位于所述逻辑处理电路输出的数据信号的无效区内；

时钟反相模块，与所述判断模块和所述时钟转换模块连接，用于当所述判断模块判定所述差分时钟信号的采样沿位于所述逻辑处理电路输出的数据信号的无效区时，对所述差分时钟信号进行反相，将反相后的差分时钟信号发送给所述时钟转换模块，当所述判断模块判定所述差分时钟信号的采样沿位于所述逻辑处理电路输出的数据信号的有效区时，直接将所述差分时钟信号发送给所述时钟转换模块。