[实用新型]实现数据同步的装置

说明书

技术领域

本实用新型涉及微电子领域，尤其涉及一种实现数据同步的装置。

背景技术

差分电路由于其固有的抗干扰性等优点经常应用在高性能数模混合信号电路中作为时钟电路。在高性能数模混合信号电路中，核心模拟电路的时钟常常采用差分时钟来提高性能，而数字电路的时钟则比较灵活，可以采用单端时钟或者差分时钟。由于大规模集成电路多采用CMOS工艺，数字时钟或者逻辑处理电路常常采用单端时钟，因此在高性能数模混合信号电路中，数字时钟和逻辑处理电路也多采用单端时钟。基于以上的讨论，在高性能数模混合信号电路中，经常会遇到不同时钟类型下的数据同步情况，即模拟差分时钟对单端时钟下的数字数据进行采样。

如图1A所示，为现有技术中单端时钟时序电路结构示意图，其中，clk_sig为单端时钟，寄存器DFF1和寄存器DFF2在同一单端时钟信号clk_sig下工作，两个寄存器中间为逻辑处理电路。寄存器DFF1采用单端时钟信号clk_sig对输入数据信号data_in采样，逻辑处理电路对寄存器DFF1输出的数据信号进行逻辑处理，寄存器DFF2采用单端时钟信号clk_sig对逻辑处理后的数据信号data进行采样得到输出数据信号data_out。为了保证时序电路正常工作，寄存器DFF2需要满足寄存器的建立时间的约束要求。寄存器的建立时间指在时钟翻转之前数据输入必须有效的时间，用t_su表示，建立时间的约束要求为：

T≥t_c-q+t_logic+t_su                     (1)

其中，T为时钟周期，t_logic为逻辑处理电路的延时，t_c-q为寄存器DFF1的输出延时。如图1B所示，为现有技术中数模混合信号电路中模拟电路采用差分时钟对单端时钟下的数字数据进行采样的电路结构示意图，与图1A有如下两个不同之处：第一，增加了时钟转换模块，把差分时钟clk_difp和clk_difn转换成单端时钟clk_sig，单端时钟clk_sig再发送给寄存器DFF1；第二，寄存器DFF2变为了采用差分时钟clk_difp和clk_difn进行采样的寄存器DFF3。寄存器DFF3同样需要满足建立时间的约束要求，因此建立时间必须满足以下条件：

T≥t_diff2sig+t_c-q+t_logic+t_su                    (2)

其中，t_diff2sig为时钟转换模块的延时。对比公式(1)和(2)，建立时间多增加了一项延时，因此寄存器DFF3可能不满足建立时间的约束要求，即时钟链路上的总延时大于时钟周期，特别是在频率比较高的情况下。

由于寄存器的建立时间的需要、不同数据之间逻辑处理电路延时的不同、以及数据时滞误差的影响，逻辑处理电路输出的数据信号data的某一时间段内常常是不能进行采样的，这段不能进行正常采样的时间段称为数据信号的无效区，能进行正常采样的时间段称为数据信号的有效区。如图2所示，为现有技术中对图1A和图1B所示电路结构示意图中的逻辑处理电路输出的数据信号进行采样的时序图，其中，阴影区域A和B表示无效区，图中标识出了两种不同情况的采样点：情况1和情况2，情况1的采样点位于逻辑处理电路输出的数据信号data的有效区，能够正常采样数据，而情况2的采样点位于逻辑处理电路输出的数据信号data的无效区，会出现采样错误。