[实用新型]一种阵列基板行驱动电路、阵列基板及显示装置

权利要求书

1.一种阵列基板行驱动电路，其特征在于，包括级联的多级阵列基板行驱动GOA单元，其中，所述阵列基板行驱动电路的第n级GOA单元包括上拉单元、上拉驱动单元、第一下拉单元、下拉驱动单元、第二下拉单元和复位单元，其中，

所述上拉驱动单元，分别与第n-1级GOA单元的输出端、第二时钟信号、一上拉节点和本级GOA单元的输出端连接；

所述上拉单元，分别与所述上拉节点、第一时钟信号和本级GOA单元的输出端连接；

所述复位单元，分别与第一低电平、复位信号、所述上拉节点和本级GOA单元的输出端连接；

所述下拉驱动单元，分别与第二时钟信号、下拉节点、所述上拉节点和第一低电平连接；

所述第一下拉单元，分别与所述下拉节点、第二时钟信号、第一低电平和本级GOA单元的输出端连接；

所述第二下拉单元，分别与第二低电平、第n+1级GOA单元的输出端和本级GOA单元的输出端连接，其中，所述第二低电平低于所述第一低电平。

2.如权利要求1所述的阵列基板行驱动电路，其特征在于，

所述本级GOA单元的输出端输出的栅极信号为三阶脉冲信号，所述三阶脉冲信号包括顺序相连的一高电平Vgh信号、第二低电平Vss2信号和第一低电平Vss信号，其中，Cgs为对应行像素开关晶体管的栅极和源极之间存在的寄生电容，Cst为对应行像素电极与前一行栅极线之间存在的存储电容，Call为对应行像素电极处的总电容。

3.如权利要求1所述的阵列基板行驱动电路，其特征在于，

所述下拉驱动单元包括：

第五晶体管、第六晶体管、第八晶体管和第九晶体管，其中，第五晶体管的漏极、第九晶体管的漏极和栅极均连接至第二时钟信号，第六晶体管和第八 晶体管的源极均连接至第一低电平；第九晶体管的源极分别连接至第八晶体管的漏极和第五晶体管的栅极，第五晶体管的源极连接至第六晶体管的漏极；第六晶体管和第八晶体管的栅极均连接至上拉节点；

所述第一下拉单元包括：

第十晶体管、第十一晶体管和第十二晶体管，其中，第十晶体管和第十一晶体管的栅极均连接至下拉节点，源极均连接至第一低电平，第十晶体管的漏极接上拉节点，第十一晶体管的漏极接本级GOA单元的输出端；所述第十二晶体管的栅极接第二时钟信号，漏极接本级GOA单元的输出端，源极接第一低电平；

所述第二下拉单元包括：

第七晶体管，其漏极接本级GOA单元的输出端，源极接第二低电平，栅极接第n+1级GOA单元的输出端。

4.如权利要求3所述的阵列基板行驱动电路，其特征在于，

所述复位单元包括：

第二晶体管，其栅极连接至复位信号，源极连接至第一低电平，漏极连接至上拉节点。

5.如权利要求4所述的阵列基板行驱动电路，其特征在于，

所述复位单元还包括：

第四晶体管，其栅极连接至复位信号，源极连接至第一低电平，漏极连接至本级GOA单元的输出端。

6.如权利要求1至5任一项所述的阵列基板行驱动电路，其特征在于，

所述上拉驱动单元包括：

第一晶体管、第十三晶体管和一电容，所述第一晶体管的漏极和栅极均接至第n-1级GOA单元的输出端，源极接上拉节点；所述电容的一端接上拉节点，另一端接本级GOA单元的输出端；所述第十三晶体管的漏极接第n-1级GOA单元的输出端，栅极接第二时钟信号、源极接上拉节点；

所述上拉单元包括：

第三晶体管，其漏极接第一时钟信号，栅极接上拉节点，源极接本级GOA单元的输出端。 

7.如权利要求1所述的阵列基板行驱动电路，其特征在于，还包括：

电阻分压单元，所述电阻分压单元包括多个电阻，还包括：

一输入端口，接至一预定电压；

多个输出端口，分别接至对应GOA单元，以向各级GOA单元输出第二低电平。

8.一种薄膜晶体管阵列基板，所述薄膜晶体管阵列基板采用栅极线型存储电容的像素结构，其特征在于，所述薄膜晶体管阵列基板包括如权利要求1至7中任一项所述的阵列基板行驱动电路。

9.一种显示装置，其特征在于，包括如权利要求8所述的薄膜晶体管阵列基板。