[实用新型]与CMOS逻辑工艺兼容的非挥发性记忆体

权利要求书

1.一种与CMOS逻辑工艺兼容的非挥发性记忆体，包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞（100）；其特征是：所述半导体基板内的上部设有若干隔离沟槽（10），所述隔离沟槽（10）内设置有隔离介质以形成领域介质区域（14）；记忆体细胞（100）内的晶体管与电容通过领域介质区域（14）相互隔离；半导体基板的第一主面（32）上淀积有栅介质层（15），所述栅介质层（15）覆盖隔离沟槽（10）的槽口并覆盖半导体基板的第一主面（32）；隔离沟槽（10）的顶角（30）正上方设有P+浮栅电极（20），所述P+浮栅电极（20）位于栅介质层（15）上，并与隔离沟槽（10）的顶角（30）相对应分布。

2.根据权利要求1所述与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是：所述P+浮栅电极（20）为P导电类型的导电多晶硅。

3.根据权利要求1所述与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是：所述半导体基板的材料包括硅，半导体基板为P导电类型基板（1）或N导电类型基板（39）。

4.根据权利要求3所述与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是：所述记忆体细胞（100）内的晶体管包括PMOS访问晶体管（110），电容包括控制电容（120）及编程电容（130），PMOS访问晶体管（110）、控制电容（120）及编程电容（130）通过领域介质区域（14）相互隔离。

5.根据权利要求4所述与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是：所述半导体基板为P导电类型基板（1）时，所述PMOS访问晶体管（110）、控制电容（120）及编程电容（130）通过P型导电类型基板（1）内的第二N型区域（3）及第二N型区域（3）上方的第三N型区域（4）与P型导电类型基板（1）相隔离。

6.根据权利要求4所述与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是：所述栅介质层（15）上设有浮栅电极（16），所述浮栅电极（16）覆盖并贯穿PMOS访问晶体管（110）、控制电容（120）及编程电容（130）上方对应的栅介质层（15），浮栅电极（16）的两侧淀积有侧面保护层（17），侧面保护层（17）覆盖浮栅电极（16）的侧壁；PMOS访问晶体管（110）包括第一N型区域（2）及位于所述第一N型区域（2）内上部的P型源极区（13）与P型漏极区（21），控制电容（120）包括第二P型区域（5）及位于所述第二P型区域（5）内上部的第一P型掺杂区域（6）与第二P型掺杂区域（9）；编程电容（130）包括第三P型区域（31）及位于所述第三P型区域（31）内上部的第五P型掺杂区域（24）与第六P型掺杂区域（27）；第一P型掺杂区域（6）、第二P型掺杂区域（9）、第五P型掺杂区域（24）、第六P型掺杂区域（27）、P型源极区（13）及P型漏极区（21）与上方的浮栅电极（16）相对应，并分别与相应的栅介质层（15）及领域介质区域（14）相接触。