[实用新型]与CMOS逻辑工艺兼容的非挥发性记忆体

说明书

技术领域

本实用新型涉及一种非挥发性记忆体，尤其是一种与CMOS逻辑工艺兼容的非挥发性记忆体，具体地说是一种能提高数据保留时间的非挥发性记忆体及其制备方法，属于集成电路的技术领域。

背景技术

对于片上系统（SoC）应用，它是把许多功能块集成到一个集成电路中。最常用的片上系统包括一个微处理器或微控制器、静态随机存取存储器（SRAM）模块、非挥发性记忆体以及各种特殊功能的逻辑块。然而，传统的非挥发性记忆体中的进程，这通常使用叠栅或分裂栅存储单元，与传统的逻辑工艺不兼容。

非挥发性记忆体（NVM）工艺和传统的逻辑工艺是不一样的。非挥发性记忆体（NVM）工艺和传统的逻辑工艺合在一起的话，将使工艺变成一个更为复杂和昂贵的组合；由于SoC应用的非挥发记忆体典型的用法是在关系到整体的芯片尺寸小，因此这种做法是不可取的。同时，由于现有非挥发性记忆体的工作原理使得写入数据容易丢失，影响使用的可靠性。

发明内容

本实用新型的目的是克服现有技术中存在的不足，提供一种与CMOS逻辑工艺兼容的非挥发性记忆体，其结构紧凑，能与CMOS逻辑工艺兼容，提高数据保留时间，降低使用成本，提高非挥发性记忆体的使用可靠性。

按照本实用新型提供的技术方案，所述与CMOS逻辑工艺兼容的非挥发性记忆体，包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞；所述半导体基板内的上部设有若干隔离沟槽，所述隔离沟槽内设置有隔离介质以形成领域介质区域；记忆体细胞内的晶体管与电容通过领域介质区域相互隔离；半导体基板的第一主面上淀积有栅介质层，所述栅介质层覆盖隔离沟槽的槽口并覆盖半导体基板的第一主面；隔离沟槽的顶角正上方设有P+浮栅电极，所述P+浮栅电极位于栅介质层上，并与隔离沟槽的顶角相对应分布。

所述P+浮栅电极为P导电类型的导电多晶硅。

所述半导体基板的材料包括硅，半导体基板为P导电类型基板或N导电类型基板。

所述记忆体细胞内的晶体管包括PMOS访问晶体管，电容包括控制电容及编程电容，PMOS访问晶体管、控制电容及编程电容通过领域介质区域相互隔离。

所述半导体基板为P导电类型基板时，所述PMOS访问晶体管、控制电容及编程电容通过P型导电类型基板内的第二N型区域及第二N型区域上方的第三N型区域与P型导电类型基板相隔离。

所述栅介质层上设有浮栅电极，所述浮栅电极覆盖并贯穿PMOS访问晶体管、控制电容及编程电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层，侧面保护层覆盖浮栅电极的侧壁；PMOS访问晶体管包括第一N型区域及位于所述第一N型区域内上部的P型源极区与P型漏极区，控制电容包括第二P型区域及位于所述第二P型区域内上部的第一P型掺杂区域与第二P型掺杂区域；编程电容包括第三P型区域及位于所述第三P型区域内上部的第五P型掺杂区域与第六P型掺杂区域；第一P型掺杂区域、第二P型掺杂区域、第五P型掺杂区域、第六P型掺杂区域、P型源极区及P型漏极区与上方的浮栅电极相对应，并分别与相应的栅介质层及领域介质区域相接触。

本实用新型的优点：半导体基板内的上部设有若干隔离沟槽，所述隔离沟槽内设置有隔离介质以形成领域介质区域，记忆体细胞内的PMOS访问晶体管、控制电容及编程电容通过领域介质区域相互隔离；隔离沟槽的顶角正上方设有P+浮栅电极，所述P+浮栅电极位于栅介质层上，并与隔离沟槽的顶角相对应分布，P+浮栅电极的宽度能完全遮挡顶角处较薄的氧化层，P+浮栅电极为P导电类型的导电多晶硅，P+浮栅电极上的电子为少子，这样当非挥发性记忆体存储电子时，由于P+浮栅电极的存在，电子很难再通过顶角处的氧化层漏电，从而提高了非挥发性记忆体的数据存储时间，结构紧凑，能与CMOS逻辑工艺兼容，降低使用成本，提高非挥发性记忆体的使用可靠性。

附图说明

图1为本实用新型实施例1的结构示意图。

图2为本实用新型实施例2的结构示意图。

图3~图14为本实用新型实施例1的具体实施工艺剖视图，其中：

图3为本实用新型采用P导电类型基板的剖视图。

图4为本实用新型得到第二N型区域后的剖视图。

图5为本实用新型得到第一N型区域及第三N型区域后的剖视图。

图6为本实用新型得到第二P型区域与第三P型区域后的剖视图。

图7为本实用新型得到领域介质区域后的剖视图。

图8为本实用新型得到栅介质层后的剖视图。