[实用新型]发光控制电路和移位寄存器有效
申请号: | 201220342394.5 | 申请日: | 2012-07-13 |
公开(公告)号: | CN202650493U | 公开(公告)日: | 2013-01-02 |
发明(设计)人: | 金泰逵;金馝奭;王颖 | 申请(专利权)人: | 京东方科技集团股份有限公司 |
主分类号: | G09G3/32 | 分类号: | G09G3/32;G11C19/28 |
代理公司: | 北京银龙知识产权代理有限公司 11243 | 代理人: | 许静;赵爱军 |
地址: | 100015 *** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 发光 控制电路 移位寄存器 | ||
技术领域
本实用新型涉及有机发光显示领域,尤其涉及一种发光控制电路和移位寄存器。
背景技术
有机发光显示二极管(OLED)由于具有高亮度、宽视角、较快的响应速度等优点,已越来越多地被应用于高性能显示中。传统的无源矩阵有机发光显示二极管(PMOLED)随着显示尺寸的增大,需要更短的单个像素的驱动时间,因而需要增大瞬态电流,增加功耗;同时大电流的应用会造成ITO线上压降过大,并使OLED工作电压过高,进而降低其效率。而有源矩阵有机发光显示二极管(AMOLED)通过开关管逐行扫描输入OLED电流,可以很好地解决这些问题。
对于AMOLED(有源矩阵有机发光二极管)显示,不仅需要产生行选通信号,控制与该栅线相连像素的开/关状态,还需要对于有机发光显示二极管的开/关状态进行控制,该有机发光显示二极管的状态控制信号对于P型晶体管构成的AMOLED显示背板是一正电平信号,来确保在显示数据写入像素单元的过程中,OLED器件处于关闭状态,而当显示数据写入像素单元之后,OLED器件开启发光,以此来确保显示图像不会由于像素电路在数据的写入时的不稳定状态发生闪烁。
实用新型内容
本实用新型的主要目的在于提供一种发光控制电路和移位寄存器,可以确保在显示数据写入像素单元的过程中,OLED器件处于关闭状态,而显示数据写入像素单元后,OLED器件开启发光,从而确保显示图像不会由于像素电路在数据的写入的不稳定状态发生闪烁。
为了达到上述目的,本实用新型提供了一种发光控制电路,用于产生在AMOLED中控制OLED发光的发光控制信号,所述发光控制信号与栅极驱动信号反相;
所述发光控制电路包括输入端、输入采样单元、输出单元、复位单元和发光控制信号输出端,其中,
用于在第一时钟信号的控制下对输入信号进行采样,并将采样得到的信号传送至所述发光控制信号输出端的所述输入采样单元,分别与所述输入端、第一时钟信号输入端和所述发光控制信号输出端连接;
用于在所述输入采样单元对输入信号进行采样后,在第二时钟信号的控制下产生发光控制信号,并将该发光控制信号传送至所述发光控制信号输出端的所述输出单元,分别与所述输入采样单元、第二时钟信号输入端和所述发光控制信号输出端连接;
用于在所述输出单元产生发光控制信号后,在第三时钟信号的控制下对所述发光控制信号进行复位的所述复位单元,分别与所述输出单元、第三时钟信号输入端和所述发光控制信号输出端连接。
实施时,所述输入采样单元包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管和第一电容;
所述第一薄膜晶体管,栅极与第一时钟信号输入端连接,源极与所述复位单元连接,漏极与所述输入端连接;
所述第二薄膜晶体管,栅极与第一时钟信号输入端连接,源极与驱动电源的高电平输出端连接,漏极与所述输出单元连接;
所述第三薄膜晶体管,栅极与第一时钟信号输入端连接,源极与驱动电源的高电平输出端连接,漏极与所述输出单元连接;
所述第四薄膜晶体管,栅极与第一时钟信号输入端连接,源极与复位单元连接,漏极与驱动电源的低电平输出端连接;
所述第一电容,连接于所述第四薄膜晶体管的源极与所述发光控制信号输出端之间。
实施时,所述输出单元包括第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管和第二电容;
所述第五薄膜晶体管,栅极与所述第一薄膜晶体管的源极连接,源极分别与所述第二薄膜晶体管的漏极和所述第六薄膜晶体管的栅极连接,漏极与第二时钟信号输入端连接;
所述第六薄膜晶体管,源极与分别与所述第三薄膜晶体管的漏极和所述八薄膜晶体管的栅极连接,漏极与驱动电源的低电平输出端连接;
所述第七薄膜晶体管,栅极与第二时钟信号输入端连接,源极与驱动电源的高电平输出端连接,漏极与第十三薄膜晶体管的栅极连接;
所述第八薄膜晶体管,源极与驱动电源的高电平输出端连接;
所述第二电容连接于所述第五薄膜晶体管的栅极与源极之间。
实施时,所述复位单元包括第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管和第十三薄膜晶体管;
所述第九薄膜晶体管,栅极与第三时钟信号输入端连接,源极与驱动电源的高电平输出端连接,漏极与第一薄膜晶体管的源极连接;
所述第十薄膜晶体管,栅极与第三时钟信号端连接,源极与驱动电源的高电平输出端连接,漏极与所述第五薄膜晶体管的源极连接;
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