[实用新型]一种基于FPGA的高可靠Link接收电路

权利要求书

1.一种基于FPGA的高可靠Link接收电路，包括Link接收电路，其特征在于：还包括计时复位控制电路，计时复位控制电路通过对输入的Link时钟总线状态进行监控和计时，输出复位信号对Link接口进行复位。

2.根据权利要求1所述的基于FPGA的高可靠Link接收电路，其特征在于：所述Link接收电路包括两个基于时钟电平触发的4位双口RAM、一个8位输入-128位输出的移位寄存器、一个128位输入-128位输出的FIFO接口、以及对上述双口RAM、移位寄存器、FIFO接口进行读写控制的辅助逻辑电路；

其中，Link时钟信号的上升沿和下降沿分别触发两个4位双口RAM，对4位Link总线的数据进行采样，每一个Link时钟信号的上升沿和下降沿采样值为4位，分别存入两个4位双口RAM；辅助逻辑电路从两个4位双口RAM的输出端依次读取数据，拼接来自两个4位双口RAM的4位数据，组成一个8位数据，并将所述8位数据存入移位寄存器中；每帧Link数据为128位，辅助逻辑电路将128位数据从4位双口RAM完全读出并存入移位寄存器后，辅助逻辑电路在从移位寄存器将128位数据读出，整体写入FIFO。

3.根据权利要求2所述的基于FPGA的高可靠Link接收电路，其特征在于：所述计时复位控制电路包括一个时钟滤波控制电路、一个16位计数器和一个16位比较逻辑电路；

其中，Link时钟信号输送至时钟滤波控制电路，时钟滤波控制电路将每个连续的Link时钟信号滤波为一个高电平信号；所述高电平信号输出至16位计数器，作为计数器的使能和复位信号，复位计数器计数值为0后再启动计数器开始计数；计数器输出16位计数值，在与计数器相连接的比较逻辑电路中与设定的阈值进行比较：当16位计数值没有超过设定阈值，计数器连续自增计数；当16位计数值计数值超过设定阈值，16位比较逻辑电路输出高电平复位信号；所述高电平复位信号输出至Link接收电路的两个4位双口RAM，对两个4位双口RAM进行复位和清零操作；同时，高电平复位信号输出至时钟滤波控制电路，使时钟滤波控制电路产生对计数器的复位信号，拉低计数器的使能信号，停止计数。