[实用新型]一种基于FPGA的高可靠Link接收电路

说明书

技术领域

本实用新型属于基于现场可编程门阵列(FPGA)设计技术领域，具体涉及一种基于FPGA的高可靠Link接收电路。

背景技术

Link是一种高速串行接口，是AD公司TigerSharc系列数字信号处理器(DSP)上集成的硬件通信电路，主要用于多DSP间互连通信。Link通信采用LVDS(低压差分)信号，物理层为纯数据传输，无传输控制或错误控制协议。典型的Link接口的时钟和数据信号如附图1所示，Link数据总线宽度为4位，数据按帧传输，128位一帧，数据基准时钟上下沿有效。其他Link接口的主要特点和具体细节可参见相关的技术手册。随着TigerSharc系列DSP被广泛应用于各种高性能嵌入式计算机系统设计中，Link接口也不再局限于DSP互连，还应用在DSP与FPGA之间的通信上。为实现DSP与FPGA的Link通信，FPGA内部要根据Link信号特点设计出相应的Link接口电路，传统的基于FPGA设计实现的Link接收电路如附图2所示。该电路的工作原理为：接收端持续监听Link时钟，有传输信号时根据Link时钟信号对Link总线数据进行上下沿采样，上下沿采样数据分别存入两个双口RAM中，完成一帧128位数据采样后，从两个双口RAM中将数据读出，按照上沿和下沿，低地址到高地址的顺序将数据拼接为128位，保存入FIFO。

由于Link接口没有传输控制，所以Link总线上的有效信号会触发接收电路；另外，Link物理层通信采用的是LVDS信号，该信号的低压高频的特点很容易受到干扰，特别是在一些高温、振动和复杂电磁环境下。这些特点使得传统设计实现FPGA的Link接口在可靠性方面存在不足，如果Link总线上受到干扰，特别是Link时钟信号受到干扰产生脉冲时，接收电路也会误认为有了数据而产生错误的采样，产生干扰数据，数据会一直驻存在Link接口的双口RAM中，直到后续接收到正确的数据总共达到128位时，干扰数据会连同正确数据一同转存入FIFO，造成接收数据错误。

通常Link总线上的干扰信号是孤立的，低概率的单脉冲出现，一般情况下影响较小，但在很多对可靠性要求极为严格的场合，如军事工业领域，抗干扰能力不足的Link接口是无法满足武器装备系统的高可靠要求的，需要设计实现一种基于FPGA的高可靠Link接收电路。

综上所述，现有基于FPGA的接收电路对外界干扰和突发电平不能进行有效控制，无法满足高可靠性要求。

实用新型内容

本实用新型需要解决的技术问题为：现有技术中的基于FPGA的接收电路，受到外界干扰和突发电平对Link接收的影响，无法实现DSP与FPGA之间的高可靠Link通信。

本实用新型的技术方案如下所述：

一种基于FPGA的高可靠Link接收电路，包括Link接收电路，还包括计时复位控制电路，计时复位控制电路通过对输入的Link时钟总线状态进行监控和计时，输出复位信号对Link接口进行复位。

所述Link接收电路包括两个基于时钟电平触发的4位双口RAM、一个8位输入-128位输出的移位寄存器、一个128位输入-128位输出的FIFO接口、以及对上述双口RAM、移位寄存器、FIFO接口进行读写控制的辅助逻辑电路；

其中，Link时钟信号的上升沿和下降沿分别触发两个4位双口RAM，对4位Link总线的数据进行采样，每一个Link时钟信号的上升沿和下降沿采样值为4位，分别存入两个4位双口RAM；辅助逻辑电路从两个4位双口RAM的输出端依次读取数据，拼接来自两个4位双口RAM的4位数据，组成一个8位数据，并将所述8位数据存入移位寄存器中；每帧Link数据为128位，辅助逻辑电路将128位数据从4位双口RAM完全读出并存入移位寄存器后，辅助逻辑电路在从移位寄存器将128位数据读出，整体写入FIFO。

所述计时复位控制电路包括一个时钟滤波控制电路、一个16位计数器和一个16位比较逻辑电路；